CN210518249U - 一种新型输出开关 - Google Patents
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Abstract
本实用新型提供了一种新型输出开关，属于电力电子技术，该输出开关包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，本实用新型采用介质隔离的高压CMOS工艺，能够解决模拟多路复用器芯片中存在的开关电阻RON随VS变化幅度过大的技术问题，该方案在原有电路的基础上增加了多个MOS管，使开关电阻RON随VS变化幅度显著减小，实现了开关电阻RON波形的平坦化。
Description
技术领域
本实用新型属于电力电子技术，尤其涉及一种新型输出开关。
背景技术
传统的模拟多路复用器芯片通常采用PN结隔离的工艺，其中，传统输出开关的结构如图1所示，该输出开关是由PMOS管P1和NMOS 管N1组成的，其中P1的衬底(N阱)接VDD，N1的衬底(P-sub)接 VSS。上述开关管在控制信号GP和GN的作用下同时打开或者关断。当GP为“0”，GN为“1”时开关导通，导通电阻RON等于P1和N1的源漏电阻RDS的并联电阻。
开关电阻RON与VS关系的波形如图2所示，其中，在Vs变化的过程中，由于体效应从而导致N1和P1的导通电阻RDS随VS发生较大变化，所谓体效应即衬底与MOS管源极之间的电压VSB变化引起VTH的变化，VTH的表达式如下所示：
实际应用过程，上述变化将影响开关电阻RON的一致性，使产品性能下降，如何优化产品性能、改善开关电阻RON的一致性成为该领域的技术难题。
实用新型内容
本实用新型采用介质隔离的高压CMOS工艺，能够解决模拟多路复用器芯片中存在的开关电阻RON随VS变化幅度过大的技术问题，该方案在原有电路的基础上增加了多个MOS管，使开关电阻RON随VS变化幅度显著减小，实现了开关电阻RON波形的平坦化。
为达到上述目的，本实用新型的实施例采用如下技术方案：
一种新型输出开关包括第一PMOS管、第二PMOS管、第一NMOS 管、第二NMOS管、第三NMOS管和第四NMOS管，其中：所述第一PMOS管和第一NMOS管并联，并联后两侧的公共端分别为第一端口和第二端口；所述第一PMOS管的衬底通过第二PMOS管连接VDD电源；所述第一NMOS管的衬底通过第二NMOS管连接VSS电源；所述第三NMOS管和第四NMOS管串联在第一PMOS管的衬底和第一NMOS管的衬底之间；所述第一NMOS管和第三NMOS管以及第四 NMOS管的栅极均连接至第一控制端口；所述第一PMOS管的控制端连接至第二控制端口。
优选的，还包括第一电阻和第二电阻，所述第一电阻设置在第二 PMOS管的漏极与第一PMOS管的衬底之间，所述第二电阻设置在第一NMOS管的漏极与第二NMOS管的衬底之间。
优选的，所述第一端口分别连接第一PMOS管的源极和第一NMOS 管漏极，第二端口分别连接第一PMOS管的漏极和第一NMOS管源极。
优选的，所述第一PMOS管的衬底通过第一电阻连接第二PMOS 管的漏极，第二PMOS管的源极连接VDD电源，第二NMOS管的衬底通过第二电阻连接第二NMOS管的漏极，第二NMOS管的源极连接 VSS电源。
优选的，所述第三NMOS管的漏极连接第一PMOS管的衬底，第三NMOS管的源极连接第四NMOS管的漏极，第四NMOS管的源极连接第一NMOS管的衬底。
本实用新型的一种新型输出开关具有以下有益效果：
本实用新型采用介质隔离的高压CMOS工艺，能够解决模拟多路复用器芯片中存在的开关电阻RON随VS变化的技术问题，该方案在原有电路的基础上增加了多个MOS管，使开关电阻RON随VS变化幅度显著减小，实现了开关电阻RON波形的平坦化，实际工作时，只需要沿用之前的控制方式即可，不需要增加新的控制方案，通过控制GP和 GN端口的高低电平即可实现输出开关状态的改变，满足更高要求的应用环境。
附图说明
图1为现有输出开关结构示意图；
图2为现有输出开关结构中RDS随VS变化波形图；
图3为本实用新型的输出开关结构示意图；
图4为改进后RDS随VS变化波形图。
具体实施方式
根据附图所示，对本实用新型进行进一步说明：
如图3所示，该新型输出开关包括第一PMOS管P1、第二PMOS 管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，其中：第一PMOS管P1和第一NMOS管N1并联，并联后两侧的公共端分别为第一端口S和第二端口D；第一PMOS管 P1的衬底通过第二PMOS管P2连接VDD电源；第一NMOS管N1的衬底通过第二NMOS管N2连接VSS电源；第三NMOS管N3和第四 NMOS管N4串联在第一PMOS管P1衬底和第一NMOS管N1衬底之间；第一NMOS管N1和第三NMOS管N3以及第四NMOS管N4的栅极均连接至第一控制端口GN；第一PMOS管P1的栅极连接至第二控制端口GP。
需要说明的是，第二PMOS管P2的栅极连接第一控制端口GN，第二NMOS管N2的栅极连接第二控制端口GP。
具体工作时，通过控制第一控制端口GN和第二控制端口GP即可实现状态改变：
1)开关导通状态
第一控制端口GN为“1”，第二控制端口GP为“0”，此时，第二PMOS管P2，第二NMOS管N2关断，第一PMOS管P1、第一NMOS 管N1、第三NMOS管N3、第四NMOS管N4导通，第三NMOS管 N3和第四NMOS管N4导通时将第一PMOS管P1和第一NMOS管 N1的衬底短接在一起，并且悬空，从如下公式可以看出：
悬空的第一PMOS管P1和第一NMOS管N1的背栅电压随源端的电压变化，VSB约为0，从而极大地减小了VSB对VTH的影响。
具体如图4所示，通过采用介质隔离的高压CMOS工艺和新型的输出开关结构，改善了开关电阻RON随VS变化比较大的缺点，可以进一步满足更高要求的应用环境。
2)开关断开状态
第一控制端口GN为“0”，第二控制端口GP为“1”，此时，第二PMOS管P2，第二NMOS管N2导通，第一PMOS管P1、第一NMOS 管N1、第三NMOS管N3、第四NMOS管N4关闭，输出开关断开。
最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。
Claims (5)
1.一种新型输出开关，其特征在于，包括第一PMOS管(P1)、第二PMOS管(P2)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)和第四NMOS管(N4)，其中：
所述第一PMOS管(P1)和第一NMOS管(N1)并联，并联后两侧的公共端分别为第一端口(S)和第二端口(D)；
所述第一PMOS管(P1)的衬底通过第二PMOS管(P2)连接VDD电源；
所述第一NMOS管(N1)的衬底通过第二NMOS管(N2)连接VSS电源；
所述第三NMOS管(N3)和第四NMOS管(N4)串联在第一PMOS管(P1)衬底和第一NMOS管(N1)衬底之间；
所述第一NMOS管(N1)和第三NMOS管(N3)以及第四NMOS管(N4)的栅极均连接至第一控制端口(GN)；
所述第一PMOS管(P1)的栅极连接至第二控制端口(GP)。
2.根据权利要求1所述的新型输出开关，其特征在于，还包括第一电阻(R1)和第二电阻(R2)，所述第一电阻(R1)设置在第二PMOS管(P2)的漏极与第一PMOS管(P1)的衬底之间，所述第二电阻(R2)设置在第二NMOS管(N2)的漏极与第一NMOS管(N1)的衬底之间。
3.根据权利要求2所述的新型输出开关，其特征在于，所述第一端口(S)分别连接第一PMOS管(P1)的源极和第一NMOS管(N1)漏极，第二端口(D)分别连接第一PMOS管(P1)的漏极和第一NMOS管(N1)源极。
4.根据权利要求3所述的新型输出开关，其特征在于，所述第一PMOS管(P1)的衬底通过第一电阻(R1)连接第二PMOS管(P2)的漏极，第二PMOS管(P2)的源极连接VDD电源，第二NMOS管(N2)的漏极通过第二电阻(R2)连接第一NMOS管(N1)的衬底，第二NMOS管(N2)的源极连接VSS电源。
5.根据权利要求4所述的新型输出开关，其特征在于，所述第三NMOS管(N3)的漏极连接第一PMOS管(P1)的衬底，第三NMOS管(N3)的源极连接第四NMOS管(N4)的漏极，第四NMOS管(N4)的源极连接第一NMOS管(N1)的衬底。
Priority Applications (1)
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|---|---|---|---|
| CN201921824806.7U CN210518249U (zh) | 2019-10-28 | 2019-10-28 | 一种新型输出开关 |
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Family
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Country Status (1)
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2019
- 2019-10-28 CN CN201921824806.7U patent/CN210518249U/zh active Active
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