CN210073858U - 可抑制非线性电容的功率半导体器件 - Google Patents
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Abstract
本实用新型涉及一种能够抑制非线性电容的功率半导体结构。包括半导体基板，所述半导体基板包括第一导电类型衬底和生长在第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的上表面为所述半导体基板的第一主面，所述第一导电类型衬底的下表面为所述半导体基板的第二主面；所述第一导电类型外延层中开设有至少一个沟槽，所述沟槽内设有场氧层和被所述场氧层包裹的屏蔽栅，位于所述屏蔽栅上部两侧的沟槽中还分别设有栅极；所述栅极连接栅极电位，所述沟槽中的屏蔽栅连接栅极电位或源极电位；所述可抑制非线性电容的功率半导体器件可以明显增加漏源电压较高时的米勒电容。
Description
技术领域
本实用新型涉及一种可调节电容的器件结构，尤其是一种能够抑制非线性电容的功率半导体结构。
背景技术
功率半导体器件是不断发展的功率-电子系统的内在驱动力，尤其在节约能源、动态控制、噪音减少等方面。在过去的三十年里，功率器件取得了飞跃式的发展，特别是功率金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，为了拓宽其应用领域，满足低功耗需求，必须有效的降低导通损耗与开关损耗，目前中低压功率器件中开关损耗最小的器件是屏蔽栅功率MOSFET，这种器件的米勒电容非常小，所以器件的开关速度极快，开关损耗小。在测试电容时，屏蔽栅功率MOSFET的米勒电容随着漏源电压的上升而下降，当屏蔽栅功率MOSFET的元胞密度越大时，米勒电容随着漏源电压的上升而下降的速率越快，这使得米勒电容出现非线性变化，导致屏蔽栅功率MOSFET在一些应用上出现严重的栅极震荡现象。
发明内容
为了解决现有技术中存在的不足，本实用新型提供一种可抑制非线性电容的功率半导体器件，所述可抑制非线性电容的功率半导体器件可以明显增加漏源电压较高时的米勒电容，从而使得米勒电容随着漏源电压增加而下降的速率减缓。
根据本实用新型提供的技术方案，能够抑制非线性电容的功率半导体结构包括：
半导体基板，所述半导体基板包括第一导电类型衬底和生长在第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的上表面为所述半导体基板的第一主面，所述第一导电类型衬底的下表面为所述半导体基板的第二主面；
所述第一导电类型外延层中开设有至少一个沟槽，所述沟槽内设有场氧层和被所述场氧层包裹的屏蔽栅，位于所述屏蔽栅上部两侧的沟槽中还分别设有栅极；所述栅极连接栅极电位，所述沟槽中的屏蔽栅连接栅极电位或源极电位；
所述沟槽两侧的第一导电类型外延层中设有第二导电类型体区，所述第二导电类型体区上表面设有第一导电类型源区，所述半导体基板第一主面上设有绝缘介质层，所述绝缘介质层上开设有与第二导电类型体区对应的接触孔，接触孔向下穿过对应的第一导电类型源区并延伸至对应的第二导电类型体区中，且所述接触孔中填充有金属，绝缘介质层上设有源极金属层；接触孔中填充的金属一端与源极金属层接触，另一端依次与第一导电类型源区和第二导电类型体区接触。
进一步地，所述第二主面上设有漏极金属层。
进一步地，所述沟槽从半导体基板的第一主面上向第二主面方向延伸。
进一步地，所述第一导电类型外延层中开设有多个所述沟槽，多个所述沟槽并排且间隔地设置在所述第一导电类型外延层中；
至少一个沟槽中的屏蔽栅连接栅极电位，其他沟槽中的屏蔽栅连接源极电位。
进一步地，相邻沟槽相邻侧的第二导电类型体区连为一体，相邻沟槽相邻侧的第一导电类型源区连为一体。
进一步地，对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
从以上所述可以看出，本实用新型提供的一种可抑制非线性电容的功率半导体器件，与现有技术相比具备以下优点：本实用新型结构中屏蔽栅接栅极电位可以明显增加漏源电压较高时的米勒电容，从而使得米勒电容随着漏源电压增加而下降的速率减缓。
附图说明
图1为本实用新型的结构示意图。
图2为本实用新型结构与传统屏蔽栅结构的米勒电容对比图。
1. 漏极金属层，2. N型衬底，3. N型外延层，4. 沟槽，5. 场氧层，6. 屏蔽栅，7.栅极，8. 接触孔，9. P型体区，10. N型源区，11. 绝缘介质层，12. 源极金属层。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。
现有的MOS结构包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成。
本实用新型提供一种可抑制非线性电容的功率半导体器件，以下包括两种实施例，这两种实施例均是以N型功率半导体器件为例，对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电。
作为本实用新型的第一种实施例，所述可抑制非线性电容的功率半导体器件包括：半导体基板，所述半导体基板包括N型衬底2和生长在N型衬底2上的N型外延层3，所述N型外延层3的上表面为所述半导体基板的第一主面，所述N型衬底2的下表面为所述半导体基板的第二主面；
所述第二主面上设有漏极金属层1；所述N型外延层3中开设有至少一个沟槽4，所述沟槽4从半导体基板的第一主面上向第二主面方向延伸；所述沟槽4内设有场氧层5和被所述场氧层5包裹的屏蔽栅6，位于所述屏蔽栅6上部两侧的沟槽4中还分别设有由导电多晶硅形成的栅极7；所述栅极7连接栅极电位，所述沟槽4中的屏蔽栅6连接栅极电位或源极电位。
所述沟槽4两侧的N型外延层3中设有P型体区9，所述P型体区9上表面设有N型源区10，所述半导体基板第一主面上设有绝缘介质层11，所述绝缘介质层11上开设有与P型体区9对应的接触孔8，接触孔8向下穿过对应的N型源区10并延伸至对应的P型体区9中，且所述接触孔8中填充有金属，绝缘介质层11上设有源极金属层12，接触孔8中填充的金属一端与源极金属层12接触，另一端依次与N型源区10和P型体区9接触。
如图1所示，作为本实用新型的第二种实施例，所述可抑制非线性电容的功率半导体器件包括：半导体基板，所述半导体基板包括N型衬底2和生长在N型衬底2上的N型外延层3，所述N型外延层3的上表面为所述半导体基板的第一主面，所述N型衬底2的下表面为所述半导体基板的第二主面；
所述第二主面上设有漏极金属层1；所述N型外延层3中开设有多个沟槽4，多个沟槽4并排且间隔地设置在所述N型外延层3中，多个所述沟槽4分别从半导体基板的第一主面上向第二主面方向延伸；每个所述沟槽4内都设有场氧层5和被所述场氧层5包裹的屏蔽栅6，位于所述屏蔽栅6上部两侧的各个沟槽4中还分别设有由导电多晶硅形成的栅极7；所述栅极7连接栅极电位，至少一个沟槽4中的屏蔽栅6连接栅极电位，其他沟槽4中的屏蔽栅6连接源极电位。
每个所述沟槽4两侧的N型外延层3中设有P型体区9，所述P型体区9上表面设有N型源区10，且相邻沟槽4相邻侧的P型体区9连为一体，相邻沟槽4相邻侧的N型源区10连为一体；所述半导体基板第一主面上设有绝缘介质层11，所述绝缘介质层11上开设有与P型体区9对应的接触孔8，连为一体的P型体区9对应一个接触孔8；所述接触孔8向下穿过对应的N型源区10并延伸至对应的P型体区9中，且所述接触孔8中填充有金属，绝缘介质层11上设有源极金属层12，接触孔8中填充的金属一端与源极金属层12接触，另一端依次与N型源区10和P型体区9接触。
如图2所示，曲线a表示传统屏蔽栅功率MOSFET的米勒电容随着漏源电压的上升而下降，且米勒电容随着漏源电压的上升而下降的速率越快，这使得米勒电容出现非线性变化，从而导致屏蔽栅功率MOSFET在一些应用上出现严重的栅极7震荡现象。曲线b表示器件中有1/16的屏蔽栅6连接栅极电位的结构的米勒电容随着漏源电压的变化曲线，曲线c表示是器件中有2/16的屏蔽栅6连接栅极电位的结构的米勒电容随着漏源电压的变化曲线，曲线d表示是器件中有3/16的屏蔽栅6连接栅极电位的结构的米勒电容随着漏源电压的变化曲线，从而可以看出当器件中接栅极电位的屏蔽栅6越多，米勒电容随着漏源电压的上升而下降的速率越缓慢，器件的非线性电容特性越弱。
本实用新型的工作原理：在本实用新型器件导通时，栅极7正常开启，接栅极电位的屏蔽栅6对沟道的开启没有影响。在本实用新型器件关断之后承受耐压时，接栅极电位的屏蔽栅6的电位与其它屏蔽栅6的电位相同，不影响器件耐压。
所属领域的普通技术人员应当理解：以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (6)
1.一种可抑制非线性电容的功率半导体器件，其特征在于，所述可抑制非线性电容的功率半导体器件包括：
半导体基板，所述半导体基板包括第一导电类型衬底和生长在第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的上表面为所述半导体基板的第一主面，所述第一导电类型衬底的下表面为所述半导体基板的第二主面；
所述第一导电类型外延层中开设有至少一个沟槽（4），所述沟槽（4）内设有场氧层（5）和被所述场氧层（5）包裹的屏蔽栅（6），位于所述屏蔽栅（6）上部两侧的沟槽（4）中还分别设有栅极（7）；所述栅极（7）连接栅极电位，所述沟槽（4）中的屏蔽栅（6）连接栅极电位或源极电位；
所述沟槽（4）两侧的第一导电类型外延层的上表面设有第二导电类型体区，所述第二导电类型体区上表面设有第一导电类型源区，所述半导体基板第一主面上设有绝缘介质层（11），所述绝缘介质层（11）上开设有与第二导电类型体区对应的接触孔（8），接触孔（8）向下穿过对应的第一导电类型源区并延伸至对应的第二导电类型体区中，且所述接触孔（8）中填充有金属，绝缘介质层（11）上设有源极金属层（12）；接触孔（8）中填充的金属一端与源极金属层（12）接触，另一端依次与第一导电类型源区和第二导电类型体区接触。
2.如权利要求1所述的可抑制非线性电容的功率半导体器件，其特征在于，所述第二主面上设有漏极金属层（1）。
3.如权利要求1所述的可抑制非线性电容的功率半导体器件，其特征在于，所述沟槽（4）从半导体基板的第一主面上向第二主面方向延伸。
4.如权利要求1所述的可抑制非线性电容的功率半导体器件，其特征在于，所述第一导电类型外延层中开设有多个所述沟槽（4），多个所述沟槽（4）并排且间隔地设置在所述第一导电类型外延层中；
至少一个沟槽（4）中的屏蔽栅（6）连接栅极电位，其他沟槽（4）中的屏蔽栅（6）连接源极电位。
5.如权利要求4所述的可抑制非线性电容的功率半导体器件，其特征在于，相邻沟槽（4）相邻侧的第二导电类型体区连为一体，相邻沟槽（4）相邻侧的第一导电类型源区连为一体。
6.如权利要求1~5中任一项所述的可抑制非线性电容的功率半导体器件，其特征在于，对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201921156710.8U CN210073858U (zh) | 2019-07-22 | 2019-07-22 | 可抑制非线性电容的功率半导体器件 |
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| CN201921156710.8U CN210073858U (zh) | 2019-07-22 | 2019-07-22 | 可抑制非线性电容的功率半导体器件 |
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| CN201921156710.8U Active CN210073858U (zh) | 2019-07-22 | 2019-07-22 | 可抑制非线性电容的功率半导体器件 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110379845A (zh) * | 2019-07-22 | 2019-10-25 | 无锡新洁能股份有限公司 | 可抑制非线性电容的功率半导体器件 |
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2019
- 2019-07-22 CN CN201921156710.8U patent/CN210073858U/zh active Active
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