CN209544324U - 半导体器件 - Google Patents

Abstract

本公开提供一种半导体器件，涉及晶圆封装测试技术领域。该半导体器件包括：基底；电介质层，位于远离所述基底的一侧面上；位于所述电介质层上的焊盘；陷阱，形成于所述焊盘中，以便将所述焊盘划分为焊接焊盘和测试焊盘。在焊盘中形成陷阱，将焊盘划分为焊接焊盘和测试焊盘，使得探针伤害的区域与焊接焊盘不会相互影响，提升芯片的良率与稳定性。

Description

半导体器件

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体器件。

背景技术

随着半导体技术的发展，半导体器件在生产和生活中的应用越来越广泛。半导体器件，例如芯片等，通常需要设计焊盘，利用焊盘实现与外部的连接。然而，焊盘与外部连接线经常出现连接不稳定的问题，影响了焊盘与外部其他半导体部件的电性连接，降低了半导体器件的良率和稳定性。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种半导体器件，至少在一定程度上克服由于相关技术的限制和缺陷而导致的半导体器件不稳定的技术问题。

根据本公开的一个方面，提供一种半导体器件，包括：

基底；

电介质层，位于所述基底的一侧面上；

焊盘，位于所述电介质层远离所述基底的表面；

陷阱，形成于所述焊盘中，从而将所述焊盘划分为焊接焊盘和测试焊盘。

在实施例中，所述陷阱为矩形或倒梯形，所述陷阱的宽度为1um～20um，所述陷阱的长度为30um～80um，所述陷阱的高度为100nm～6um。

在实施例中，基底包括配线层，所述配线层包括焊接配线，所述焊接配线通过穿过所述电介质层的导电柱与所述焊接焊盘连接。

在实施例中，该半导体器件还包括保护层，位于所述电介质层远离所述基底的一侧，且暴露出所述焊盘。

在实施例中，所述保护层的材料为聚酰亚胺、正硅酸乙酯中的一种或多种组合。

在实施例中，该半导体器件还包括位于所述保护层和电介质层之间的钝化层。

在实施例中，所述陷阱的侧壁上形成有钝化层。

在实施例中，所述陷阱的侧壁未覆盖有钝化层。

在实施例中，所述焊盘的材料为铜、铝、钨、钛、金、银中的一种或者上述材料的合金。

在实施例中，所述钝化层包括一层垫氧化硅层和一层垫氮化硅层。

在实施例中，所述焊盘为长方形，长宽比为1:1～2:1。

在实施例中，所述焊盘为正方形。

通过在焊盘层形成陷阱将焊盘层划分为焊接焊盘和测试焊盘，避免了探针伤害的区域与焊接焊盘相互影响，提升芯片的稳定性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出相关技术中半导体器件的剖视图；

图2示出本公开一个实施例的半导体器件的剖视图；

图3示出本公开一个实施例的半导体器件的使用效果图；

图4示出本公开一个实施例的半导体器件制造方法的流程图；

图5示出本公开一个实施例中通过掩膜～光刻工艺的方法形成陷阱的流程图；

图6A～图6J示出本公开另一个实施例的半导体器件制造方法中各个阶段的剖面图；

图7示出本公开一个实施例中半导体器件的俯视图；

图8示出本公开另一个实施例的半导体器件的剖视图；以及

图9示出本公开另一个实施例中半导体器件的俯视图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

在相关技术中，如图1所示，半导体器件上的焊盘04，通常既作为测试焊盘以便与测试探针接触，又作为焊接焊盘用于与导电连接线01连接。然而，在半导体器件测试时，测试探针与焊盘04接触容易导致焊盘04损伤02，例如产生刮伤或者产生微尘。这些焊盘损伤02容易导致焊盘04与导电连接线01之间连接不牢靠，导电连接线01(即封装打线)容易脱落，影响了半导体器件与其他外部半导体部件的电性连接，降低了半导体器件的良率和稳定性。

本公开实施例中提供一种包括焊盘结构的半导体器件，如图2所示，该半导体器件包括基底301，位于基底301的一侧面上的电介质层302；位于电介质层302远离该基底301的表面上的焊盘308、309；陷阱306，形成于焊盘中，以便将焊盘划分为焊接焊盘308和测试焊盘309。

上述实施例中的焊盘结构，焊接焊盘308用于与导电连接线01连接，测试焊盘309用于与测试探针接触，焊接焊盘308和测试焊盘309被陷阱306相隔离，因此，即使测试焊盘309在与测试探针接触时发生了损伤02，也不会对焊接焊盘308造成影响，使得焊接焊盘308可以与导电连接线01有效连接，提高了半导体器件的良率和稳定性。

如图2所示，基底301可以包括介质层3011和配线层3012。配线层3012可以设于介质层3011和电介质层302之间。

介质层3011的材料可以根据半导体器件的设计要求进行选择和确定，可以为有机绝缘材料，也可以为无机绝缘材料，或者为有机绝缘材料和无机绝缘材料的混合材料。例如，在一实施方式中，介质层3011的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或其任意组合。可以理解的是，介质层3011可以为一层绝缘材料层，也可以为多层不同的绝缘材料层层叠而成。

如图2所示，配线层3012可以包括焊接配线3031，焊接配线3031可以与焊接焊盘308连接，用于半导体器件与外部电路的连接。焊接焊盘308在配线层3012上的正投影可以与焊接配线3031至少部分重叠，且焊接焊盘308与焊接配线3031之间可以通过穿过电介质层302的第一导电柱304连接。

第一导电柱304在制备时，可以先在电介质层302中形成第一通孔，该第一通孔暴露出焊接配线3031的表面；然后在形成焊接焊盘308时，用于形成焊接焊盘308的材料填充于第一通孔中以形成第一导电柱304。该第一导电柱304不仅可以实现焊接焊盘308与焊接配线3031的连接，而且可以实现对焊接焊盘308的支撑，在导电连接线01键合或焊接到焊接焊盘308时，有效地提高焊接焊盘308的支撑力，提高半导体器件的良率。

电介质层302的材料可以根据半导体器件的设计要求进行选择和确定，可以为有机绝缘材料，也可以为无机绝缘材料。例如，在一实施方式中，电介质层302的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或其任意组合。可以理解的是，电介质层302可以为一层绝缘材料层，也可以为多层不同的绝缘材料层层叠而成。如图2所示，配线层3012还可以包括测试配线3032。

陷阱306位于焊盘中，从而将焊盘划分为焊接焊盘308和测试焊盘309。在一个实施例中，陷阱306可以为矩形或倒梯形，在一个实施例中，陷阱的宽度为1um～20um，陷阱的长度为30um～80um，陷阱的高度为100nm～6um。例如，陷阱的宽度可以为2um、5um、7um、10um、15um或18um，陷阱的长度可以为30um、40um、50um、60um、70um或80um，陷阱的高度可以为100nm、300nm、500nm、800nm、1um、3um、5um或6um。

如图3所示，当测试探针03移动至测试焊盘309的边缘时，其将会受到陷阱306的限制，使得测试探针03无法越过陷阱306到达焊接焊盘308，只能在测试焊盘309区域内移动，从而损伤02只会在测试焊盘309区域内产生。因此，这样可以减小测试探针03在测试焊盘309表面偏移时误入焊接焊盘308的可能性，降低了焊接焊盘308的损伤，保证焊接焊盘308的结构完整，提高了半导体器件封装的良率和稳定性。

焊盘可以为长方形，长宽比为1:1～2:1。在一个实施例中，焊盘为长方形。相应地，被陷阱306分割而成的焊接焊盘308和测试焊盘309可以为正方形，例如，焊接焊盘308和测试焊盘309为正方形。焊接焊盘308、测试焊盘309的材料可以为铜、铝、钨、钛、金、银中的一种或者上述材料的合金。

在一个实施例中，半导体器件还包括保护层311，位于电介质层302远离基底301的一侧，且暴露出焊盘，其中，保护层311的材料可以为聚酰亚胺、正硅酸乙酯中的一种或多种组合。在一个实施例中，如图2所示，半导体器件还包括位于保护层311和电介质层302之间的钝化层310。钝化层可以为垫氧化硅层或垫氮化硅层。钝化层可以为一层或多层。陷阱306的侧壁也形成有钝化层307。

下面结合附图介绍形成该半导体器件的方法。

图4示出本公开一个实施例的半导体器件制造方法的流程图。

如图4所示，步骤S402，提供基底。

基底可以包括介质层和配线层，配线层和介质层可以是一层或多层。

步骤S404，在基底上形成电介质层。

在具体实施时，可以通过化学气相沉积、原子层沉积等方法形成电介质层。可以理解的是，电介质层可以为一层绝缘材料层，也可以是多层相同或不同的绝缘材料层层叠而成。电介质层的材料可以根据半导体器件的设计要求进行选择和确定，可以为有机绝缘材料，也可以为无机绝缘材料。在本公开的一示例性实施例中，电介质层的材料可以为氧化硅、氮化硅、非晶硅或氮氧化硅中的一种或多种。

步骤S406，形成位于电介质层上的焊盘层。

在一个实施例中，可以通过物理气相沉积的方式形成位于电介质层上的焊盘层，焊盘层的材料可以是铜、铝、钨、钛、金、银中的一种或者上述材料的合金。在另一个实施例中，也可以通过电镀的方式形成位于电介质层上的焊盘层。

步骤S408，通过刻蚀在焊盘层中形成陷阱，从而通过该陷阱将焊盘层划分为焊接焊盘和测试焊盘。

可以通过掩膜～光刻工艺的方法在焊盘层中形成陷阱，刻蚀可以是干法刻蚀或湿法刻蚀。在一个实施例中，该陷阱为矩形或倒梯形，陷阱的宽度为1um～20um,陷阱的长度为30um～80um，陷阱的高度为100nm～6um。

上述实施例中，通过在焊盘层中形成陷阱，从而将焊盘层划分为焊接焊盘和测试焊盘，使得探针伤害的区域与焊接焊盘不会相互影响，进而提升芯片的良率与稳定性，而且不会产生额外的成本。在刻蚀焊盘过程中自然形成陷阱，不需要单独的工艺，成本低，实现方便。

图5示出本公开一个实施例中通过掩膜～光刻工艺的方法形成陷阱的流程图。如图5所示，该掩膜光刻工艺可以包括：

步骤S5601，在焊盘层表面形成光刻胶层；

步骤S5602，通过相应的掩膜板进行曝光，将掩膜板的图案转移到光刻胶层上；

步骤S5603，通过显影，使光刻胶层暴露出待开设陷阱的区域；

步骤S5604，通过刻蚀，形成陷阱，其中刻蚀可以为干法刻蚀、湿法刻蚀或等离子刻蚀；

步骤S5605，去除光刻胶层从而获得陷阱。

图6A～6J示出本公开另一个实施例的半导体器件制造方法中各个阶段的剖面图。

如图6A所示，提供基底301、以及在基底301上形成的电介质层302。其中，基底301中包括配线层，配线层中包括焊接配线3031和测试配线3032。

如图6B所示，在电介质层302上形成光刻胶层320，并进行通孔图案光刻。通过相应的掩膜板进行曝光显影，以便将掩膜板的图案转移到电介质层上。

如图6C所示，通过刻蚀形成第一通孔304，并去除光刻胶320。其中，第一通孔304连通焊接配线3031。通过刻蚀，没有被光刻胶覆盖和保护的开口部分去除掉，形成第一通孔304。刻蚀方法可以是干法刻蚀、湿法刻蚀或等离子刻蚀。

如图6D所示，通过物理气相沉积或电镀的方式形成焊盘层，沉积过程中如铜、铝、钨等金属材料填充于第一通孔304。

如图6E所示，在焊盘层305上形成光刻胶层322。

如图6F所示，对光刻胶层322进行焊盘图案光刻。通过相应的掩膜板进行曝光显影，去除焊盘区域之外的光刻胶，同时去除待开设陷阱的区域323的光刻胶。

如图6G所示，通过刻蚀去除焊盘区域之外的焊盘层材料，并形成位于焊盘中的陷阱306，焊盘区域的材料因为光刻胶覆盖得以保留。陷阱306将焊盘区域分割为焊接焊盘308和测试焊盘309。

如图6H所示，在电介质层302、焊盘308、309和陷阱306上形成钝化层310。钝化层310可以是一层或多层，钝化层310的材料可以是氧化硅或氮化硅。在一个实施例中，钝化层包括一层氮化硅和一层氧化硅。

如图6I所示，在钝化层310上形成保护层311，对保护层311进行曝光、显影和刻蚀，从而暴露出焊盘区域和陷阱区域上的钝化层310。形成该保护层的方法可以为化学气相沉积、原子层沉积等方法。保护层的材料可以为聚酰亚胺(polyimide)、正硅酸乙酯(TEOS)等材料中的一种或多种组合。

如图6J所示，通过刻蚀去除暴露出的钝化层310，从而暴露出焊盘区域308、309和陷阱306，用于测试和连接导线。陷阱306的侧壁具有钝化层307。

上述实施例中，在刻蚀形成焊盘的过程中生成陷阱，不需要额外的工艺步骤，也不会产生额外的成本，具有较好的优势和效果。

通过类似上述半导体制造方法形成的半导体器件如图6J所示，该半导体器件包括基底301，电介质层302，位于远离该基底301的一侧面上，基底301包括配线层3012和介质层3011，配线层3012包括焊接配线3031和测试配线3032；电介质层302中有第一通孔304，第一通孔304和焊接配线3031连通；位于电介质层302上的焊盘308、309，第一通孔304中填充有焊盘材料；焊盘中形成有陷阱306，以便将焊盘划分为焊接焊盘308和测试焊盘309。

上述实施例中，通过在焊盘层中形成陷阱，将焊盘划分为焊接焊盘和测试焊盘，使得探针伤害的区域与焊接焊盘不会相互影响，提升了芯片的良率与稳定性。

需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。

本公开还提供一种半导体器件，包括上述焊盘结构实施方式所描述的任意一种焊盘结构。该半导体器件可以为存储器、处理器或者其他半导体集成电路器件。

本公开实施方式的半导体器件采用的焊盘结构与上述焊盘结构的实施方式中的焊盘结构相同，因此，具有相同的有益效果，在此不再赘述。

图7示出本公开一个实施例中半导体器件的俯视图。如图7所示，焊盘区域308、309的俯视图呈现为矩形，外部形成有保护层311，陷阱306形成于焊盘区域中，将焊盘区域划分为两部分308和309，分别作为焊接焊盘和测试焊盘，陷阱306的侧壁具有钝化层307。在一个实施例中，陷阱为矩形或倒梯形。在一个实施例中，陷阱的宽度为1um～20um,长度为30um～80um，陷阱的高度为100nm～6um。在一个实施例中，焊盘为长方形，长宽比为1:1～2:1。在一个实施例中，焊盘为长方形。在一实施例中，陷阱306将焊盘划分为焊接焊盘308的面积与测试焊盘309的面积相同。在另一实施例中，陷阱306将焊盘划分为焊接焊盘308的面积大于测试焊盘309的面积，具体焊接焊盘308和测试焊盘309的面积大小需要根据打线的需求来设定，本公开对此不做限定。

图8示出本公开另一个实施例的半导体器件的剖视图。和图2示出的实施例不同的是，如图8所示，在该实施例中陷阱306的侧壁不具有钝化层307。在如图6A～图6J所示的实施例中，在如图6J所示的步骤中可以通过刻蚀的方式将陷阱306侧壁的钝化层都去除。图9示出该实施例中半导体器件的俯视图。图9所示，焊盘区域308、309的俯视图呈现为矩形，外部形成有保护层311，陷阱306形成于焊盘区域中，将焊盘区域划分为两部分308和309，分别作为焊接焊盘和测试焊盘，陷阱306的侧壁未覆盖有钝化层。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种半导体器件，其特征在于，包括：

基底；

电介质层，位于所述基底的一侧面上；

焊盘，位于所述电介质层远离所述基底的表面；

陷阱，形成于所述焊盘中，将所述焊盘划分为焊接焊盘和测试焊盘。

2.根据权利要求1所述的半导体器件，其特征在于，所述陷阱为矩形或倒梯形，所述陷阱的宽度为1um～20um，所述陷阱的长度为30um～80um，所述陷阱的高度为100nm～6um。

3.根据权利要求1所述的半导体器件，其特征在于，所述基底包括配线层，所述配线层包括焊接配线，所述焊接配线通过穿过所述电介质层的导电柱与所述焊接焊盘连接。

4.根据权利要求1所述的半导体器件，其特征在于，还包括保护层，位于所述电介质层远离所述基底的一侧，且暴露出所述焊盘。

5.根据权利要求4所述的半导体器件，其特征在于，还包括位于所述保护层和电介质层之间的钝化层。

6.根据权利要求5所述的半导体器件，其特征在于，所述陷阱的侧壁上形成有钝化层。

7.根据权利要求5所述的半导体器件，其特征在于，所述陷阱的侧壁未覆盖有钝化层。

8.根据权利要求5、6或7所述的半导体器件，其特征在于，所述钝化层包括一层垫氧化硅层和一层垫氮化硅层。

9.根据权利要求1所述的半导体器件，其特征在于，所述焊盘为长方形，长宽比为1:1～2:1。

10.根据权利要求1所述的半导体器件，其特征在于，所述焊盘为正方形。