CN209374455U - 一种半导体双mos芯片 - Google Patents
一种半导体双mos芯片 Download PDFInfo
- Publication number
- CN209374455U CN209374455U CN201920077854.8U CN201920077854U CN209374455U CN 209374455 U CN209374455 U CN 209374455U CN 201920077854 U CN201920077854 U CN 201920077854U CN 209374455 U CN209374455 U CN 209374455U
- Authority
- CN
- China
- Prior art keywords
- metal layer
- pad metal
- mos
- semiconductor
- double
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 100
- 239000002184 metal Substances 0.000 claims abstract description 100
- 238000002161 passivation Methods 0.000 claims abstract description 18
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 8
- 239000010931 gold Substances 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 9
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 238000005538 encapsulation Methods 0.000 abstract description 5
- 230000035945 sensitivity Effects 0.000 abstract description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- 206010063385 Intellectualisation Diseases 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本实用新型提供一种半导体双MOS芯片，包括：半导体双MOS芯片本体；第一源极焊盘金属层；第二源极焊盘金属层；漏极焊盘金属层；栅极焊盘金属层；第一源极焊盘金属层、第二源极焊盘金属层、漏极焊盘金属层、栅极焊盘金属层之间具有绝缘带；IC芯片预留区钝化层位于半导体双MOS芯片本体的中心区域；漏极焊盘金属层位于IC芯片预留区钝化层与第一侧边之间，栅极焊盘金属层位于IC芯片预留区钝化层与第二侧边之间。本实用新型的半导体双MOS芯片有利于器件体积缩小、内阻减小，减少封装成本，打线缩短，减少线损，能通过大电流，具有便于封装连接，提高控制灵敏度，提高工作稳定性和抗干扰能力的作用。
Description
技术领域
本实用新型属于半导体集成封装领域，特别是涉及一种半导体双MOS芯片。
背景技术
在当今智能化时代各种电子产品的体积越来越小，为此要求电子器件也越来越小，目前还没有一款应用于电子保护器的半导体双MOS芯片。
基于以上所述，本实用新型的目的是给出一种半导体双NMOS芯片，以使器件体积缩小、内阻减小，减少封装成本，打线缩短，减少线损，能通过大电流，具有便于封装连接，提高控制灵敏度，提高工作稳定性和抗干扰能力的作用。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体双MOS芯片，以使器件体积缩小、内阻减小，减少封装成本，打线缩短，减少线损，能通过大电流，具有便于封装连接，提高控制灵敏度，提高工作稳定性和抗干扰能力的作用。
为实现上述目的及其他相关目的，本实用新型提供一种半导体双MOS芯片，包括：
半导体双MOS芯片本体，所述半导体双MOS芯片本体的上表面具有第一侧边和第二侧边，所述第一侧边与所述第二侧边相对，所述半导体双MOS芯片本体具有垂直于所述第一侧边和所述第二侧边的中心线，所述半导体双MOS芯片本体包括位于所述中心线左侧的第一MOS和位于所述中心线右侧的第二MOS；
第一源极焊盘金属层，位于所述第一MOS的上表面；
第二源极焊盘金属层，位于所述第二MOS的上表面；
漏极焊盘金属层，位于所述第一MOS和所述第二MOS的上表面，所述漏极焊盘金属层横跨于所述中心线上；
第一栅极焊盘金属层，位于所述第一MOS的上表面，所述第一栅极焊盘金属层位于所述中心线的左侧；
第二栅极焊盘金属层，位于所述第二MOS的上表面，所述第二栅极焊盘金属层位于所述中心线的右侧；
所述第一源极焊盘金属层、所述第二源极焊盘金属层、所述漏极焊盘金属层、所述第一栅极焊盘金属层、所述第二栅极焊盘金属层之间具有绝缘带；
IC芯片预留区钝化层，位于所述第一源极焊盘金属层和所述第二源极焊盘金属层的上表面，所述IC芯片预留区钝化层位于所述半导体双MOS芯片本体的中心区域；
所述漏极焊盘金属层位于所述IC芯片预留区钝化层与所述第一侧边之间，所述第一栅极焊盘金属层和所述第二栅极焊盘金属层位于所述IC芯片预留区钝化层与所述第二侧边之间。
可选地，所述半导体双MOS芯片本体的种类包括半导体双NMOS芯片本体。
可选地，所述第一MOS的漏极和所述第二MOS的漏极相连。
可选地，所述第一源极焊盘金属层、所述第二源极焊盘金属层、所述漏极焊盘金属层、所述第一栅极焊盘金属层、所述第二栅极焊盘金属层包括铝金属层、金金属层。
可选地，所述绝缘带的宽度介于50μm～80μm之间。
如上所述，本实用新型提供一种半导体双MOS芯片，本实用新型具有以下功效：有利于器件体积缩小、内阻减小，减少封装成本，打线缩短，减少线损，能通过大电流，具有便于封装连接，提高控制灵敏度，提高工作稳定性和抗干扰能力的作用。进一步的，大面积的源极焊盘能通过大电流，焊盘排列方式使双MOS芯片体积减小，稳定可靠。
附图说明
图1显示为本实用新型的半导体双MOS芯片所呈现的俯视结构示意图。
元件标号说明
101 第一源极焊盘金属层
102 第二源极焊盘金属层
103 漏极焊盘金属层
104 第一栅极焊盘金属层
105 第二栅极焊盘金属层
106 绝缘带
107 IC芯片预留区钝化层
108 第一侧边
109 第二侧边
110 中心线
111 第一MOS
112 第二MOS
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
如图图1所示，本实施例提供一种半导体双MOS芯片，包括：半导体双MOS芯片本体、第一源极焊盘金属层101、第二源极焊盘金属层102、漏极焊盘金属层103、第一栅极焊盘金属层104、第二栅极焊盘金属层105、绝缘带106、IC芯片预留区钝化层107。
所述半导体双MOS芯片本体的上表面具有第一侧边108和第二侧边109，所述第一侧边108与所述第二侧边109相对，所述半导体双MOS芯片本体具有垂直于所述第一侧边108和所述第二侧边109的中心线110，所述半导体双MOS芯片本体包括位于所述中心线110左侧的第一MOS111和位于所述中心线110右侧的第二MOS112。
所述半导体双MOS芯片本体的种类包括半导体双NMOS芯片本体。所述第一MOS111的漏极和所述第二MOS112的漏极相连。
所述第一源极焊盘金属层101位于所述第一MOS111的上表面。
所述焊盘是表面贴装装配的基本构成单元，所述半导体双MOS芯片本体通过焊盘与外界电路相连。
所述第一源极焊盘金属层101包括铝金属层、金金属层。所述第一源极焊盘金属层101位于所述第一MOS111源极的上表面。
所述第二源极焊盘金属层102位于所述第二MOS112的上表面。
所述第二源极焊盘金属层102包括铝金属层、金金属层。所述第二源极焊盘金属层102位于所述第二MOS112源极的上表面。
大面积的源极焊盘能通过大电流。
所述漏极焊盘金属层103位于所述第一MOS111和所述第二MOS112的上表面，所述漏极焊盘金属层103横跨于所述中心线110上。
所述漏极焊盘金属层103包括铝金属层、金金属层。所述漏极焊盘金属层103位于所述第一MOS111漏极和所述第二MOS112漏极的上表面。
所述第一栅极焊盘金属层104位于所述第一MOS111的上表面，所述第一栅极焊盘金属层104位于所述中心线110的左侧。
所述第一栅极焊盘金属层104包括铝金属层、金金属层。所述第一栅极焊盘金属层104位于所述第一MOS111栅极的上表面。
所述第二栅极焊盘金属层105位于所述第二MOS112的上表面，所述第二栅极焊盘金属层105位于所述中心线110的右侧。
所述第二栅极焊盘金属层105包括铝金属层、金金属层。所述第二栅极焊盘金属层105位于所述第二MOS112栅极的上表面。
所述第一源极焊盘金属层101、所述第二源极焊盘金属层102、所述漏极焊盘金属层103、所述第一栅极焊盘金属层104、所述第二栅极焊盘金属层105之间具有所述绝缘带106。
所述绝缘带106的宽度介于50μm～80μm之间。例如，所述绝缘带106的宽度可以为60μm、70μm。
所述IC芯片预留区钝化层107位于所述第一源极焊盘金属层101和所述第二源极焊盘金属层102的上表面，所述IC芯片预留区钝化层107位于所述半导体双MOS芯片本体的中心区域。
所述钝化层是促进电性能稳定的氧化层，通常将晶体管表面与周围电的和化学的条件相隔离。
所述IC芯片预留区钝化层107的上表面可用来放置IC芯片。
所述漏极焊盘金属层103位于所述IC芯片预留区钝化层107与所述第一侧边108之间，所述第一栅极焊盘金属层104和所述第二栅极焊盘金属层105位于所述IC芯片预留区钝化层107与所述第二侧边109之间。
焊盘排列方式使双MOS芯片体积减小，稳定可靠。
综上所述，本实用新型提供一种半导体双MOS芯片，具有以下功效：有利于器件体积缩小、内阻减小，减少封装成本，打线缩短，减少线损，能通过大电流，具有便于封装连接，提高控制灵敏度，提高工作稳定性和抗干扰能力的作用。进一步的，大面积的源极焊盘能通过大电流，焊盘排列方式使双MOS芯片体积减小，稳定可靠。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (5)
1.一种半导体双MOS芯片，其特征在于，包括：
半导体双MOS芯片本体，所述半导体双MOS芯片本体的上表面具有第一侧边和第二侧边，所述第一侧边与所述第二侧边相对，所述半导体双MOS芯片本体具有垂直于所述第一侧边和所述第二侧边的中心线，所述半导体双MOS芯片本体包括位于所述中心线左侧的第一MOS和位于所述中心线右侧的第二MOS；
第一源极焊盘金属层，位于所述第一MOS的上表面；
第二源极焊盘金属层，位于所述第二MOS的上表面；
漏极焊盘金属层，位于所述第一MOS和所述第二MOS的上表面，所述漏极焊盘金属层横跨于所述中心线上；
第一栅极焊盘金属层，位于所述第一MOS的上表面，所述第一栅极焊盘金属层位于所述中心线的左侧；
第二栅极焊盘金属层，位于所述第二MOS的上表面，所述第二栅极焊盘金属层位于所述中心线的右侧；
所述第一源极焊盘金属层、所述第二源极焊盘金属层、所述漏极焊盘金属层、所述第一栅极焊盘金属层、所述第二栅极焊盘金属层之间具有绝缘带；
IC芯片预留区钝化层，位于所述第一源极焊盘金属层和所述第二源极焊盘金属层的上表面，所述IC芯片预留区钝化层位于所述半导体双MOS芯片本体的中心区域；
所述漏极焊盘金属层位于所述IC芯片预留区钝化层与所述第一侧边之间，所述第一栅极焊盘金属层和所述第二栅极焊盘金属层位于所述IC芯片预留区钝化层与所述第二侧边之间。
2.根据权利要求1所述的半导体双MOS芯片，其特征在于：所述半导体双MOS芯片本体的种类包括半导体双NMOS芯片本体。
3.根据权利要求1所述的半导体双MOS芯片，其特征在于：所述第一MOS的漏极和所述第二MOS的漏极相连。
4.根据权利要求1所述的半导体双MOS芯片，其特征在于：所述第一源极焊盘金属层、所述第二源极焊盘金属层、所述漏极焊盘金属层、所述第一栅极焊盘金属层、所述第二栅极焊盘金属层包括铝金属层、金金属层。
5.根据权利要求1所述的半导体双MOS芯片，其特征在于：所述绝缘带的宽度介于50μm～80μm之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920077854.8U CN209374455U (zh) | 2019-01-17 | 2019-01-17 | 一种半导体双mos芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920077854.8U CN209374455U (zh) | 2019-01-17 | 2019-01-17 | 一种半导体双mos芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN209374455U true CN209374455U (zh) | 2019-09-10 |
Family
ID=67825889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201920077854.8U Active CN209374455U (zh) | 2019-01-17 | 2019-01-17 | 一种半导体双mos芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN209374455U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111640717A (zh) * | 2020-05-29 | 2020-09-08 | 上海擎茂微电子科技有限公司 | 一种导通均匀性高的半导体功率器件 |
-
2019
- 2019-01-17 CN CN201920077854.8U patent/CN209374455U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111640717A (zh) * | 2020-05-29 | 2020-09-08 | 上海擎茂微电子科技有限公司 | 一种导通均匀性高的半导体功率器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN205986805U (zh) | 电路和封装电子器件 | |
| JP2010073951A5 (zh) | ||
| CN202042483U (zh) | 一种功率半导体器件的封装结构 | |
| CN209374455U (zh) | 一种半导体双mos芯片 | |
| CN203721707U (zh) | 芯片封装结构 | |
| CN105914192B (zh) | 基于级联电路的半导体封装结构 | |
| CN104600061A (zh) | 一种半导体芯片的堆叠式3d封装结构 | |
| TWI534983B (zh) | Voltage regulator stack packaging method and the corresponding laminated packaging device | |
| CN206225350U (zh) | 一种芯片封装结构 | |
| CN209374449U (zh) | 一种半导体双nmos芯片 | |
| CN107731818A (zh) | 瞬态抑制二极管芯片结构 | |
| CN207651480U (zh) | 一种两通路tvs器件 | |
| CN114520214A (zh) | 一种共源共栅晶体管封装结构 | |
| CN209357718U (zh) | 一种应用于电池保护的半导体ic芯片 | |
| CN209374439U (zh) | 一种应用于数据线保护的半导体ic芯片 | |
| CN206312901U (zh) | 一种场效应晶体管的封装结构 | |
| TW201822334A (zh) | 共源極式封裝結構 | |
| CN209515664U (zh) | 一种基于四颗mos管芯片的封装组件 | |
| CN202796918U (zh) | 四方扁平无引脚的mos封装结构 | |
| CN219321346U (zh) | 一种双基岛整流桥结构 | |
| CN204516737U (zh) | 一种新型半导体防脱落封装结构 | |
| TWI487100B (zh) | 電晶體之封裝方法 | |
| CN203085532U (zh) | 达林顿三极管 | |
| CN108807306A (zh) | 一种带输入保护的新型电源功率模块结构 | |
| CN203118936U (zh) | 整流半导体芯片封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240306 Address after: Block A, Building 1, No. 180 Chengye Road, Sheshan Town, Songjiang District, Shanghai, February 2016 Patentee after: SHANGHAI KETER NEW MATERIALS CO.,LTD. Country or region after: China Patentee after: SHANGHAI SHENWO ELECTRONICS CO.,LTD. Address before: No. 736 Zhuanxing East Road, Minhang District, Shanghai, 201108 Patentee before: SHANGHAI SHENWO ELECTRONICS CO.,LTD. Country or region before: China |
|
| TR01 | Transfer of patent right |