CN209374446U - 多芯片堆叠封装体 - Google Patents

Abstract

本实用新型提供一种多芯片堆叠封装体，本实用新型的优点在于采用重布线层与导电柱的联合的方式实现叠层芯片之间的互联，取代传统堆叠芯片封装常用的打线工艺和基板倒装的工艺，相比传统芯片叠层BGA封装，整体封装厚度更薄，相同芯片数量下封装尺寸小，具有良好的导电性、导热性和可靠性。

Description

多芯片堆叠封装体

技术领域

本实用新型涉及半导体封装领域，尤其涉及一种多芯片堆叠封装体。

背景技术

近年来，集成电路(芯片)的封装技术逐渐成为高效能集成电路的发展瓶颈，微型化与多芯片模块(multi-chips module，MCM)的封装结构已普遍使用于与电子装置中。多芯片模块封装主要包含了两颗以上的晶粒包覆其中，以提升封装的电性与效能。

现今的封装技术逐渐趋向采用球栅阵列封装(ball grid array，BGA)、覆晶球栅阵列封装(flip chip ball grid array，FC-BGA)、芯片尺寸封装(chip size package，CSP)、晶圆级封装(Wafer Level Package，WLP)的技术。一般而言，球栅阵列装结构能在封装表面区域提供高密度的互连配置，但是，一般的球栅阵列封装具有迂回的信号路径，会使阻抗升高，且因其热传导不善而使散热机制变差。

实用新型内容

本实用新型所要解决的技术问题是，提供一种多芯片堆叠封装体。

为了解决上述问题，本实用新型提供了一种多芯片堆叠封装体，包括：至少一第一芯片，包括相对设置的背面及有源面，所述第一芯片的有源面上设置有多个第一导电块；至少一第二芯片，包括相对设置的背面及有源面，所述第二芯片的有源面上设置有多个第二导电块，所述第二芯片的背面与所述第一芯片的背面连接；一第一重布线层，包括多个第一导电垫，所述第一导电垫与所述第一导电块电连接，至少部分所述第一导电垫突出于所述第一芯片的侧面；一第二重布线层，包括多个第二导电垫及多个第二导电柱，所述第二导电垫与所述第二导电块连接，且至少部分所述第二导电垫突出于所述第二芯片的侧面，所述第二导电柱的两端分别连接所述第一导电垫及所述第二导电垫；一塑封体，塑封所述第一芯片、第二芯片、第一重布线层及所述第二重布线层，所述第一导电垫的一表面暴露于所述塑封体的顶面，所述第一导电垫作为所述多芯片堆叠封装体与外界连接的连接点。

在一实施例中，所述第一重布线层还包括多个第一导电柱，所述第一导电柱设置在所述第一导电垫上，所述多芯片堆叠封装体还包括一第三重布线层，所述第三重布线层包括多个第三导电垫及多个第三导电柱，所述第三导电垫与所述第一导电柱连接；所述第三导电柱设置在所述第三导电垫上，所述塑封体包覆所述第一导电垫、第一导电柱及所述第三重布线层，所述第三导电柱的一表面暴露于所述塑封体的顶面，所述第三导电柱作为所述多芯片堆叠封装体与外界连接的连接点。

在一实施例中，在所述多芯片堆叠封装体与外界连接的连接点上形成多个外引脚。

在一实施例中，所述第一芯片的厚度小于所述第二芯片的厚度。

本实用新型的优点在于：采用重布线层与导电柱的联合的方式实现叠层芯片之间的互联，取代传统堆叠芯片封装常用的打线工艺和基板倒装的工艺，相比传统芯片叠层BGA封装，整体封装厚度更薄，相同芯片数量下封装尺寸小，具有良好的导电性、导热性和可靠性。

具体地说，本实用新型的优点在于：(1)因为第一芯片在去除载具后可以实现二次减薄，且没有传统WB打线产品的拉弧高度需要保留的厚度，所以形成的多芯片堆叠封装产品更轻薄；(2)产品内部的塑封材质相同和线路连接材质相同，可靠性较高，且传统工艺采用将芯片倒装焊接在PCB类的基板上，焊接本身的可靠性较差，易出现断裂或空洞，PCB板与塑封层之间易出现分层，影响产品使用；(3)芯片叠层的每一层可以实现多芯片的高密度封装，不受传统WB打线产品的间距等限制，相同芯片数量下可减小整体的封装尺寸；(4)导电性能好，所有导电结构通过导电柱(例如铜柱)和重布线层连接，可通过较大的电流，且导电柱尺寸、重布线层尺寸和厚度可根据导电性能的要求调整尺寸；(5)导热性能可改善，导电的导电柱，例如铜柱，可以根据导热需求增大尺寸，以改善导热性。

附图说明

图1是本实用新型多芯片堆叠封装方法的步骤示意图；

图2A～图2T是本实用新型多芯片堆叠封装方法的工艺流程图；

图3是本实用新型多芯片堆叠封装体的结构示意图。

具体实施方式

下面结合附图对本实用新型提供的多芯片堆叠封装体的具体实施方式做详细说明。

图1是本实用新型多芯片堆叠封装方法的步骤示意图。请参阅图1，本实用新型多芯片堆叠封装方法包括如下步骤：步骤S10、提供一第一预封装体，所述第一预封装体包括至少一设置在所述第一预封装体内部的第一芯片及多个第一导电块，所述第一导电块与所述第一芯片的有源面电连接，且所述第一导电块的上表面暴露于所述第一预封装体的顶面；步骤S11、在所述第一预封装体的顶面形成一第一重布线层，所述第一重布线层包括设置在所述第一重布线层内部的多个第一导电垫，所述第一导电垫与所述第一导电块电连接，至少部分所述第一导电垫突出于所述第一芯片的侧面；步骤S12、自所述第一预封装体的背面减薄所述第一预封装体，以自所述第一芯片的背面减薄所述第一芯片，且所述第一芯片的背面暴露于所述第一预封装体的背面；步骤S13、在所述第一预封装体的背面形成一第二预封装体，所述第二预封装体包括至少一设置在所述第二预封装体内部的第二芯片及多个第二导电块，所述第二芯片的背面与所述第一芯片的背面连接，所述第二导电块与所述第二芯片的有源面电连接；步骤S14、自所述第二预封装体的顶面形成多个深孔，所述深孔暴露出所述第一导电垫；步骤S15、在所述第二预封装体的顶面形成一第二重布线层，所述第二重布线层包括设置在所述第二重布线层内部的多个第二导电垫及穿过所述深孔的第二导电柱，所述第二导电垫与所述第二导电块连接，且至少部分所述第二导电垫突出于所述第二芯片的侧面，所述第二导电柱的两端分别连接所述第一导电垫及所述第二导电垫；步骤S16、去除部分所述第一重布线层，暴露出所述第一导电垫的一表面，形成多芯片堆叠封装体，所述第一导电垫作为所述多芯片堆叠封装体与外界连接的连接点。

图2A～图2T是本实用新型多芯片堆叠封装方法的工艺流程图。

请参阅步骤S10及图2A，提供一第一预封装体20，所述第一预封装体20包括至少一设置在所述第一预封装体20内部的第一芯片201及多个第一导电块202，所述第一导电块202与所述第一芯片201的有源面电连接，且所述第一导电块202的上表面暴露于所述第一预封装体20的顶面。其中，所述有源面指的是所述第一芯片201需要与外部连接的一面。

具体地说，在本实施例中，形成所述第一预封装体20的方法包括如下步骤：

请参阅图2A及图2B，提供一载体203及至少一第一芯片201。在本实施例中，示意性地绘示一个所述第一芯片201。所述第一芯片201包括相对设置的背面及有源面，所述第一芯片201的有源面上设置有多个所述第一导电块202。所述载体203包括但不限于现有的起到支撑作用的载体，所述第一导电块202包括但不限于铜导电块。

请参阅图2A及图2C，将所述第一芯片201的背面与所述载体203的顶面连接，所述第一芯片201的有源面背离所述载体203。其中，所述第一芯片201可通过常规的粘结剂等结构(图中未示)连接至所述载体203的顶面。

请参阅图2A及图2D，塑封，形成一第一塑封体204，所述第一塑封体204包覆所述第一芯片201及所述第一导电块202，所述第一导电块202的上表面暴露于所述第一塑封体204的顶面，形成所述第一预封装体20。其中，塑封的方法为本领域的常规方法，例如可采用塑封模具进行塑封。所述第一导电块202的上表面暴露于所述第一塑封体204的顶面的方法可以为通过研磨或激光通孔或蚀刻等方式露出所述第一导电块202。所述第一塑封体204的顶面进而暴露出所述第一导电块202的表面；在本实用新型其他实施例中，所述第一导电块202的上表面暴露于所述第一塑封体204的顶面的方法也可以为在塑封时，调整塑封模具，使得在所述第一导电块202的上表面不覆盖塑封料，从而使得所述第一导电块202的上表面暴露于所述第一塑封体204的顶面。

在本实施例中，由于所述第一芯片201的背面被所述载具203遮挡，则所述第一芯片201的背面并未被所述第一塑封体204塑封。其中，所述载具203主要起支撑作用，其可在后续工艺中去除。所述载具203的材料包含但不限于金属、金属或合金板材、BT材料、FR-4材或硅基材料、EMC材料等相关的基板类材料或其他材料。

请参阅步骤S11及图2E，在所述第一预封装体20的顶面形成一第一重布线层21，所述第一重布线层21包括设置在所述第一重布线层21内部的多个第一导电垫210，所述第一导电垫210与所述第一导电块202电连接，至少部分所述第一导电垫210突出于所述第一芯片201的侧面。具体地说，在垂直所述第一预封装体20的方向，所述第一重布线层21的正投影的至少一边缘突出于所述第一芯片201的正投影的边缘。

在本实施例中，所述第一重布线层21还包括多个第一导电柱211，所述第一导电柱211设置在所述第一导电垫210上，即所述第一导电柱211设置在所述第一导电垫210背离所述第一导电块202的表面。

具体地说，在本实施例中，形成所述第一重布线层21的方法包括如下步骤：

请参阅图2E及图2F，在所述第一预封装体20的顶面形成多个所述第一导电垫210，所述第一导电垫210与所述第一导电块202暴露的表面连接。其中，可采用沉积导电层后再图案化的方法形成所述第一导电垫210。所述第一导电垫210包括但不限于金属导电垫。

请参阅图2E及图2G，在所述第一导电垫210的表面形成所述第一导电柱211。其中，形成所述第一导电柱211的方法可以与与形成所述第一导电垫210的方法相同。所述第一导电柱211包括但不限于铜导电柱。

请参阅图2E及图2H，塑封，形成一第二塑封体212。所述第二塑封体212包覆所述第一导电垫210及所述第一导电柱211。所述第一导电柱211的上表面暴露于所述第二塑封体212的顶面。其中，塑封的方法为本领域的常规方法，例如可采用塑封模具进行塑封。所述第一导电柱211的上表面暴露于所述第二塑封体212的顶面的方法可以为通过研磨或激光通孔或蚀刻等方式露出所述第一导电柱211的上表面；在本实用新型其他实施例中，所述第一导电柱211的上表面暴露于所述第二塑封体212的顶面的方法也可以为在塑封时，调整塑封模具，使得在所述第一导电柱211的上表面不覆盖塑封料，从而使得所述第一导电柱211的上表面暴露于所述第二塑封体212的顶面。

其中，在本实施例中，在步骤S11之后，所述多芯片堆叠封装方法还包括形成一第三重布线层22的步骤，形成所述第三重布线层22的方法包括如下步骤：

请参阅图2I，在所述第一重布线层21的顶面形成多个所述第三导电垫220，所述第三导电垫220与所述第一导电柱211暴露的表面连接。其中，可采用沉积导电层后再图案化的方法形成所述第三导电垫220。所述第三导电垫220包括但不限于金属导电垫。

请参阅图2J，在所述第三导电垫220的表面形成所述第三导电柱221。其中，形成所述第三导电柱221的方法可以与形成所述第三导电垫220的方法相同。所述第三导电柱221包括但不限于铜导电柱。

请参阅图2K，塑封，形成一第三塑封体222，所述第三塑封体222包覆所述第三导电垫220及所述第三导电柱221，进而形成所述第三重布线层22。其中，塑封的方法为本领域的常规方法，例如可采用塑封模具进行塑封。

其中，需要说明的是，若所述第一重布线层21仅包括多个所述第一导电垫210，而不包括第一导电柱211及在所述第一重布线层21上不形成所述第三重布线层22，则所述第一导电垫210可以作为本实用新型封装方法形成的多芯片堆叠封装体与外界连接的连接点，例如，在所述多芯片堆叠封装体需要与外界的PCB板连接时，PCB板的连接点可与所述第一导电垫210连接；若所述第一重布线层21包括多个所述第一导电垫210及多个第一导电柱211，而在所述第一重布线层21上不形成所述第三重布线层22，则所述第一导电柱211可以作为本实用新型封装方法形成的多芯片堆叠封装体与外界连接的连接点；若所述第一重布线层21上形成所述第三重布线层22，则所述第三重布线层22的第三导电柱221可以作为本实用新型封装方法形成的多芯片堆叠封装体与外界连接的连接点。

进一步，请参阅图2L，在本实施例中，在形成所述第三重布线层22之后，去除所述载体203，以暴露处所述第一芯片201的背面。其中，可采用机械剥离或者激光剥离的方法去除所述载体203。

请参阅步骤S12及图2M，自所述第一预封装体20的背面减薄所述第一预封装体20，以自所述第一芯片201的背面减薄所述第一芯片201，且所述第一芯片201的背面暴露于所述第一预封装体20的背面。具体地说，在该步骤中，采用机械研磨等方法减薄所述第一预封装体20，其目的在于减薄所述第一芯片201，以减小本实用新型封装方法形成的多芯片堆叠封装体的厚度。

请参阅步骤S13及图2N，在所述第一预封装体20的背面形成一第二预封装体23。所述第二预封装体23包括至少一设置在所述第二预封装体23内部的第二芯片230及多个第二导电块231。在本实施例中示意性地绘示一个所述第二芯片230。所述第二芯片230的背面与所述第一芯片201的背面连接，所述第二导电块231与所述第二芯片230的有源面电连接。

具体地说，在本实施例中，形成所述第二预封装体23的方法包括如下步骤：

请参阅图2N及图2O，提供一第二芯片230，所述第二芯片230包括相对设置的背面及有源面，所述第二芯片230的有源面上设置有多个所述第二导电块231。所述第二导电块231包括但不限于铜导电块。将所述第二芯片230的背面与所述第一芯片201的背面连接，包括但不限于通过粘结剂连接。具体地说，所述第二芯片230的有源面背离所述第一芯片201。

请参阅图2N及图2P，塑封，形成一第四塑封体232，所述第四塑封体232包覆所述第二芯片230及所述第二导电块231，所述第二导电块231的上表面暴露于所述第四塑封体232的顶面，形成所述第二预封装体23。其中，塑封的方法为本领域的常规方法，例如可采用塑封模具进行塑封。所述第二导电块231的上表面暴露于所述第四塑封体232的顶面的方法可以为通过研磨或激光通孔或蚀刻等方式露出所述第二导电块231的上表面；在本实用新型其他实施例中，所述第二导电块231的上表面暴露于所述第四塑封体232的顶面的方法也可以为在塑封时，调整塑封模具，使得在所述第二导电块231的上表面不覆盖塑封料，从而使得所述第二导电块231的上表面暴露于所述第四塑封体232的顶面。

请参阅步骤S14及图2Q，自所述第二预封装体23的顶面形成多个深孔24，所述深孔24暴露出所述第一导电垫210。其中，可选的，该步骤可以与暴露所述第二导电块231的上表面的步骤同时进行。具体地说，在塑封形成第四塑封体后，所述第一塑封体覆盖所述第二导电块231的表面，则在采用机械掩膜或激光通孔或蚀刻等方式去除所述第四塑封体表面的第二导电块231的同时，也形成所述深孔24。

请参阅步骤S15及图2R，在所述第二预封装体23的顶面形成一第二重布线层25。所述第二重布线层25包括设置在所述第二重布线层25内部的多个第二导电垫250及穿过所述深孔24的第二导电柱251，所述第二导电垫251与所述第二导电块231连接，且至少部分所述第二导电垫250突出于所述第二芯片230的侧面，所述第二导电柱251的两端分别连接所述第一导电垫210及所述第二导电垫250。

具体地说，在本实施例中，形成所述第二重布线层25包括如下步骤：在所述第二预封装体23的顶面沉积导电层，所述导电材料填充所述深孔24，形成所述第二导电柱251；图案化所述导电层，在所述第二预封装体23的顶面形成所述第二导电垫250；塑封，形成一第五塑封体252，所述第五塑封体252包覆所述第二导电垫250。所述第二导电柱251包括但不限于铜导电柱；所述第二导电垫250包括但不限于铜导电垫；塑封的方法为本领域的常规方法，例如可采用塑封模具进行塑封。

请参阅步骤S16及图2S、去除部分所述第一重布线层21，暴露出所述第一导电垫210的一表面，形成多芯片堆叠封装体，所述第一导电垫210作为所述多芯片堆叠封装体与外界连接的连接点。具体地说，采用通过研磨或激光通孔或蚀刻等方法去除所述第一重布线层21的部分第二塑封体212，以暴露出被所述第二塑封体212覆盖的所述第一导电垫210的表面。在本实施方式中，由于所述第一重布线层21上设置有第三重布线层22，所以，在该步骤中，去除部分所述第三塑封体222，暴露出所述第三导电柱221的一表面，形成多芯片堆叠封装体，所述第三导电柱221作为所述多芯片堆叠封装体与外界连接的连接点。

进一步，请参阅图2T，在步骤S16之后，还包括一在所述多芯片堆叠封装体与外界连接的连接点表面形成多个外引脚的步骤。具体地说，在本实施例中，在所述第三导电柱221暴露的表面植球，形成与外界连接的外引脚26。

其中，上述的第一塑封体204、第二塑封体212、第三塑封体222、第四塑封体232及第五塑封体252的材质相同，则最终形成的多芯片堆叠封装体的塑封体为一个整体。

本实用新型多芯片堆叠封装方法的优点在于：(1)因为第一芯片在去除载具后可以实现二次减薄，且没有传统WB打线产品的拉弧高度需要保留的厚度，所以形成的多芯片堆叠封装产品更轻薄；(2)产品内部的塑封材质相同和线路连接材质相同，可靠性较高，且传统工艺采用将芯片倒装焊接在PCB类的基板上，焊接本身的可靠性较差，易出现断裂或空洞，PCB板与塑封层之间易出现分层，影响产品使用；(3)芯片叠层的每一层可以实现多芯片的高密度封装，不受传统WB打线产品的间距等限制，相同芯片数量下可减小整体的封装尺寸；(4)导电性能好，所有导电结构通过导电柱(例如铜柱)和重布线层连接，可通过较大的电流，且导电柱尺寸、重布线层尺寸和厚度可根据导电性能的要求调整尺寸；(5)导热性能可改善，导电的导电柱，例如铜柱，可以根据导热需求增大尺寸，以改善导热性。

本实用新型还提供一种采用上述的封装方法制备的多芯片堆叠封装体。图3是本实用新型多芯片堆叠封装体的结构示意图。请参阅图3，本实用新型多芯片堆叠封装体包括至少一第一芯片30、至少一第二芯片31、一第一重布线层32、一第二重布线层33及一塑封体34。

在本实施例中，示意性地绘示一个所述第一芯片30。所述第一芯片30包括相对设置的背面及有源面，所述第一芯片30的有源面上设置有多个第一导电块301。所述第一导电块301包括但不限于铜导电块。

在本实施例中，示意性地绘示一个所述第二芯片31。所述第二芯片31包括相对设置的背面及有源面，所述第二芯片31的有源面上设置有多个第二导电块310。所述第二导电块310包括但不限于铜导电块。所述第二芯片31的背面与所述第一芯片30的背面连接，例如，所述第二芯片31的背面与所述第一芯片30的背面通过一粘结层(附图中未绘示)连接。其中，所述第一芯片30的厚度小于所述第二芯片31的厚度，这是由于在制备所述多芯片堆叠封装体的过程中，对所述第一芯片30进行了减薄操作，进而使得所述第一芯片30的厚度小于所述第二芯片31的厚度。

所述第一重布线层32包括多个第一导电垫320，所述第一导电垫320与所述第一导电块301电连接，至少部分所述第一导电垫320突出于所述第一芯片30的侧面。具体地说，在垂直所述多芯片堆叠封装体的方向，所述第一重布线层32的正投影的至少一边缘突出于所述第一芯片30的正投影的边缘。所述第一导电垫320包括但不限于铜导电垫。

在本实施例中，所述第一重布线层32还包括多个第一导电柱321。所述第一导电柱321设置在所述第一导电垫320上。具体地说，所述第一导电柱321设置在所述第一导电垫320背离所述第一导电块301的表面。在其他实施例中，也可以不包括所述第一导电柱321。所述第一导电柱321包括但不限于铜导电柱。

进一步，所述多芯片堆叠封装体还包括一第三重布线层35。所述第三重布线层35包括多个第三导电垫350及多个第三导电柱351。所述第三导电垫350与所述第一导电柱321连接；所述第三导电柱351设置在所述第三导电垫350上。具体地说，所述第三导电柱351设置在所述第三导电垫350背离所述第一导电柱321的表面。所述第三导电柱351包括但不限于铜导电柱。

所述第二重布线层33包括多个第二导电垫330及多个第二导电柱331。所述第二导电垫330包括但不限于铜导电垫，所述第二导电柱331包括但不限于铜导电柱。至少部分所述第二导电垫330突出于所述第二芯片31的侧面。具体地说，在垂直所述多芯片堆叠封装体的方向，所述第二重布线层33的正投影的至少一边缘突出于所述第二芯片31的正投影的边缘。所述第二导电垫330与所述第二导电块310连接，所述第二导电柱331的两端分别连接所述第一导电垫320及所述第二导电垫330。具体地说，所述第二导电垫330未突出所述第二芯片31的部分与所述第二导电块310连接，所述第二导电垫330突出于所述第二芯片31的部分与所述第二导电柱331连接，且所述第二导电柱331的另一端与所述第一导电垫320突出于所述第一芯片30的部分连接。

所述塑封体34塑封所述第一芯片30、第二芯片31、第一重布线层32及所述第二重布线层33。其中，在本实用新型其他实施例中，所述第一导电垫320的一表面暴露于所述塑封体34的顶面，所述第一导电垫320作为所述多芯片堆叠封装体与外界连接的连接点。在本实施例中，所述塑封体34还包覆所述第一导电垫320、第一导电柱321及所述第三重布线层33，所述第三导电柱351的一表面暴露于所述塑封体34的顶面，所述第三导电柱351作为所述多芯片堆叠封装体与外界连接的连接点。

进一步，在本实施例中，在所述多芯片堆叠封装体与外界连接的连接点上形成多个外引脚36。所述外引脚36包括但不限于植球。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (4)

1.一种多芯片堆叠封装体，其特征在于，包括：

至少一第一芯片，包括相对设置的背面及有源面，所述第一芯片的有源面上设置有多个第一导电块；

至少一第二芯片，包括相对设置的背面及有源面，所述第二芯片的有源面上设置有多个第二导电块，所述第二芯片的背面与所述第一芯片的背面连接；

一第一重布线层，包括多个第一导电垫，所述第一导电垫与所述第一导电块电连接，至少部分所述第一导电垫突出于所述第一芯片的侧面；

一第二重布线层，包括多个第二导电垫及多个第二导电柱，所述第二导电垫与所述第二导电块连接，且至少部分所述第二导电垫突出于所述第二芯片的侧面，所述第二导电柱的两端分别连接所述第一导电垫及所述第二导电垫；

一塑封体，塑封所述第一芯片、第二芯片、第一重布线层及所述第二重布线层，所述第一导电垫的一表面暴露于所述塑封体的顶面，所述第一导电垫作为所述多芯片堆叠封装体与外界连接的连接点。

2.根据权利要求1所述的多芯片堆叠封装体，其特征在于，所述第一重布线层还包括多个第一导电柱，所述第一导电柱设置在所述第一导电垫上，所述多芯片堆叠封装体还包括一第三重布线层，所述第三重布线层包括多个第三导电垫及多个第三导电柱，所述第三导电垫与所述第一导电柱连接；所述第三导电柱设置在所述第三导电垫上，所述塑封体包覆所述第一导电垫、第一导电柱及所述第三重布线层，所述第三导电柱的一表面暴露于所述塑封体的顶面，所述第三导电柱作为所述多芯片堆叠封装体与外界连接的连接点。

3.根据权利要求1所述的多芯片堆叠封装体，其特征在于，在所述多芯片堆叠封装体与外界连接的连接点上形成多个外引脚。

4.根据权利要求1所述的多芯片堆叠封装体，其特征在于，所述第一芯片的厚度小于所述第二芯片的厚度。