CN209298120U - 在soi衬底上形成的半导体器件 - Google Patents

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Abstract

公开了一种在SOI衬底上形成的半导体器件。半导体器件包括：第一有源区，其包括源区和与源区在沟道长度方向上间隔开的漏区；与第一有源区在沟道宽度方向上间隔开的第三有源区；被配置为连接第一有源区和第三有源区并且具有比第一有源区窄的宽度的第二有源区；设置在第一有源区上的栅电极；以及设置在第一有源区和第三有源区之间的隔离区。

Description

在SOI衬底上形成的半导体器件
技术领域
本公开涉及在绝缘体上硅(SOI)衬底上形成的半导体器件。更具体地，本公开涉及一种包括SOI晶体管的半导体器件，其可以用作射频(RF)开关器件。
背景技术
通常，诸如形成在SOI衬底上的晶体管的半导体器件可以用作RF开关器件。例如，多个串联的SOI晶体管可以用作能够处理便携式电子设备中的功率电平的RF开关。
图1是示出用作RF开关器件的传统半导体器件的示意性平面图。
参照图1，用作RF开关器件的传统半导体器件100包括形成在SOI衬底102的上半导体层中的阱区110、形成在阱区110中的源区120和漏区122、形成在阱区110中的阱接触区130和形成在上半导体层上的栅电极140。此外，在上半导体层上形成与栅电极140连接的栅极接触垫142和虚设电极144，并且可以在栅极接触垫142、源极和漏区120和122以及阱接触区130上形成接触插塞150。可以通过离子注入工艺形成阱接触区130，并且可以使用虚设电极144以自对准方式执行离子注入工艺。
然而，由于虚设电极144和接触插塞150之间的寄生电容以及虚设电极144和SOI衬底102的下半导体层之间的寄生电容，半导体器件100的关态电容(Coff)会增加，而且此外半导体器件100的品质因数(FOM)可能劣化。
实用新型内容
本公开提供了一种能够减小关态电容的半导体器件。
根据本公开的一个方面，半导体器件可以包括：第一有源区，第一有源区包括源区和与源区在沟道长度方向上间隔开的漏区；与第一有源区在沟道宽度方向上间隔开的第三有源区；被配置为连接第一有源区和第三有源区并且具有比第一有源区窄的宽度的第二有源区；设置在第一有源区上的栅电极；以及设置在第一有源区和第三有源区之间的隔离区。
根据本公开的一些示例性实施例，第一有源区还可以包括具有第一导电类型的第一阱区，并且源区和漏区可以设置在第一阱区上并且具有第二导电类型。
根据本公开的一些示例性实施例，第三有源区可以包括具有第一导电类型的第三阱区，第二有源区可以包括第二阱区，其被配置为连接第一阱区和第三阱区并具有第一导电类型。
根据本公开的一些示例性实施例，第三有源区还可包括设置在第三阱区上的阱接触区。
根据本公开的一些示例性实施例，半导体器件还可包括衬底，该衬底包括下半导体层、上半导体层和设置在下半导体层和上半导体层之间的掩埋氧化物层，其中第一、第二和第三有源区可以设置在上半导体层中。
根据本公开的一些示例性实施例，源区和漏区可以具有与上半导体层相同的厚度。
根据本公开的一些示例性实施例，源区和漏区可以具有第二导电类型，并且第一有源区还可以包括第一阱区，其具有第一导电类型并且设置在源区和漏区之间。
根据本公开的一些示例性实施例，第三有源区可以包括阱接触区，其具有第一导电类型和与上半导体层相同的厚度，并且第二有源区可以包括第二阱区，其配置为连接第一阱区和阱接触区并具有第一导电类型。
根据本公开的一些示例性实施例，隔离区可以具有与上半导体层相同的厚度，并且可以设置在掩埋氧化物层上。
根据本公开的一些示例性实施例，栅电极可以具有比第二有源区宽的宽度。
根据本公开的一些示例性实施例，半导体器件还可包括与第一有源区间隔开的栅极接触垫，其中栅电极可与栅极接触垫电连接。
根据本公开的一些示例性实施例，第二有源区可以在沟道宽度方向上延伸，并且栅电极可以沿着第二有源区延伸。
根据本公开的另一方面，半导体器件可以包括：第一有源区，其包括多个杂质区，每个杂质区被配置为用作源区或漏区并且沿沟道长度方向布置；第三有源区，其在沟道宽度方向上与第一有源区间隔开；多个第二有源区，其配置成连接第一有源区和第三有源区；设置在第一有源区上的多个栅电极；设置在第一有源区、多个第二有源区和第三有源区外的第一隔离区；以及设置在第一有源区、多个第二有源区和第三有源区内的至少一个第二隔离区。
根据本公开的一些示例性实施例，半导体器件还可包括衬底，该衬底包括下半导体层、上半导体层和设置在下半导体层和上半导体层之间的掩埋氧化物层，其中第一有源层、多个第二有源区和第三有源区可以设置在上半导体层中。
根据本公开的一些示例性实施例，第一有源区还可以包括第一阱区，该第一阱区包括设置在杂质区之间并具有第一导电类型的至少一个沟道区。
根据本公开的一些示例性实施例，第三有源区可以包括具有第一导电类型的阱接触区，并且多个第二有源区中的每个可以包括第二阱区，其被配置为电连接第一阱区和阱接触区并具有第一导电类型。
根据本公开的一些示例性实施例，第三有源区还可包括第三阱区，其被配置为电连接阱接触区和第二阱区并具有第一导电类型。
根据本公开的一些示例性实施例，第一隔离区和至少一个第二隔离区可以具有与上半导体层相同的厚度，并且可以设置在掩埋氧化物层上。
根据本公开的一些示例性实施例，多个栅电极可以具有比多个第二有源区宽的宽度。
根据本公开的一些示例性实施例，半导体器件还可包括与第一有源区间隔开的栅极接触垫，其中多个栅电极中的每一个可包括连接到栅极接触垫的连接部和沿多个第二有源区延伸的延伸部。
本公开的上述实用新型内容并非旨在描述本公开的每个所示实施例或每种实施方式。下面的详细描述和权利要求更具体地举例说明了这些实施例。
附图简要说明
通过以下结合附图的描述，可以更详细地理解示例性实施例，其中：
图1是示出作为RF开关装置的传统半导体装置的示意性平面图。
图2是示出根据本公开一示例性实施例的半导体器件的示意性平面图；
图3是沿图2中的Ⅲ-Ⅲ线的截面图；
图4是沿图2中的Ⅳ-Ⅳ线的截面图；
图5是沿图2中的Ⅴ-Ⅴ线的截面图；
图6是示出如图2所示的第一有源区的另一示例的截面图；
图7是示出如图2所示的第三有源区的另一示例的截面图；
图8是示出根据本公开另一示例性实施例的半导体器件的示意性平面图；
图9是沿图8中的IX-IX线的截面图；
图10是沿图8中的X-X线的截面图；
图11是沿图8中的XI-XI线的截面图；
图12是示出如图8所示的第一有源区的另一示例的截面图；和
图13是示出如图8所示的第三有源区的另一示例的截面图。
虽然各种实施例可以进行各种修改和替换形式，但是其具体实施例已经通过附图中的示例示出并且将被详细描述。然而，应该理解，意图不是将要求保护的实用新型限制于所描述的特定实施例。相反，其目的是涵盖落入由权利要求限定的主题的实质和范围内的所有修改、等同物和替代物。
具体实施例
在下文中，本实用新型的实施例是参考附图更详细地描述的。然而，本实用新型不限于下面描述的实施例，并且以各种其他形式实现。以下实施例不是为了完全完成本实用新型而提供的，而是为了向本领域技术人员充分传达本实用新型的范围而提供。
在说明书中，当一个组件被称为在另一个组件或层上或连接到另一个组件或层时，它可以直接在另一个组件或层上或连接到另一个组件或层，或者也可以存在中间组件或层。与此不同，应当理解，当一个组件被称为直接在另一个组件或层上或直接连接到另一个组件或层时，这意味着不存在中间组件。而且，尽管在本实用新型的各种实施例中使用诸如第一、第二和第三的术语来描述各种区和层，但是区和层不限于这些术语。
以下使用的术语仅用于描述特定实施例，但不限制本实用新型。另外，除非本申请另外定义，否则包括技术或科学术语的所有术语可具有本领域技术人员通常理解的相同含义。
本实用新型的实施例是参考理想实施例的示意图来描述的。因此，可以从附图的形式预期制造方法和/或允许误差的变化。因此，本实用新型的实施例不限于附图中的特定形式或区，并且包括形式的偏差。这些区可以是完全示意性的，并且它们的形式可以不描述或描绘任何给定区中的准确形式或结构，并且不旨在限制本实用新型的范围。
图2是示出根据本公开一示例性实施例的半导体器件的示意性平面图。
参照图2，根据本公开一示例性实施例的半导体器件200可包括：第一有源区210；与第一有源区210间隔开的第三有源区230；将第一有源区210和第三有源区230彼此连接并且具有比第一有源区210窄的宽度的第二有源区220；设置在第一有源区210上的栅电极240；以及设置在第一有源区210和第三有源区之间的隔离区250。具体地，第一有源区210可以包括源区212和在沟道长度方向上与源区212间隔开的漏区214，并且第三有源区230可以在沟道宽度方向上与第一有源区210间隔开。此外，第三有源区230可以包括阱接触区232。
图3是沿图2中的Ⅲ-Ⅲ线的截面图，图4是沿图2中的Ⅳ-Ⅳ线的截面图，且图5是沿图2中的Ⅴ-Ⅴ线的截面图。
参照图2至图5，半导体器件200可以形成在SOI衬底202上。SOI衬底202可以包括下半导体层204、上半导体层208和设置在下半导体层204和上半导体层204之间的掩埋氧化物层206，并且第一、第二和第三有源区210、220和230可以在上半导体层208中形成。此外，隔离区250可以具有与上半导体层208相同的厚度，并且可以设置在掩埋氧化物层206上。
隔离区250可以通过浅沟槽隔离(STI)工艺形成，并且可以由氧化硅或氮化硅制成。例如，可以部分地去除上半导体层208以形成限定第一、第二和第三有源区210、220和230的沟槽(未示出)，并且可以通过用氧化硅或氮化硅填充沟槽来形成隔离区250。具体地，掩埋氧化物层206可以通过沟槽部分地暴露，并且由隔离区250限定的上半导体层208的部分可以用作第一、第二和第三有源区210、220和230。
第一有源区210可以包括如图3所示的第一阱区216，且源区和漏区212和214可以设置在第一阱区216上。第一阱区216可以具有第一导电类型，且源区和漏区212和214可以具有第二导电类型。例如，第一阱区216可以是p型杂质区，并且源区和漏区212和214可以是n型杂质区。虽然未在附图中示出，但是第一阱区216可以包括设置在源区212和漏区214之间的沟道区，并且栅电极240可以设置在沟道区上。此外，栅极绝缘层248可以设置在栅电极240和沟道区之间。
第三有源区230可以包括具有第一导电类型的第三阱区234，如图5所示。阱接触区232可以设置在第三阱区234上并且可以具有第一导电类型。此外，阱接触区232的杂质浓度可以高于第三阱区234的杂质浓度。
第二有源区220可以包括具有第一导电类型并且连接第一阱区216和第三阱区234的第二阱区222，如图4所示。例如，在形成隔离区250之后，可以通过离子注入工艺同时形成第一、第二和第三阱区216、222和234。
再次参照图2，第二有源区220可以具有比第一有源区210和第三有源区230窄的宽度，并且栅电极240可以具有比第二有源区220宽的宽度。
半导体器件200可以包括与第一有源区210间隔开的栅极接触垫242，并且栅电极240可以与栅极接触垫242连接。例如，栅电极240可以包括连接到栅极接触垫242的连接部244。
此外，第二有源区220可以在沟道宽度方向上纵向延伸，并且栅电极240可以包括沿着第二有源区220延伸的延伸部246。栅电极240的延伸部246可以设置在第二有源区220上，并且栅电极240的延伸部246的宽度可以宽于第二有源区220的宽度。
例如，可以在SOI衬底202上依次地形成绝缘层和导电层，然后可以通过图案化导电层和绝缘层来形成栅电极240、栅极接触垫242和栅极绝缘层248。栅极绝缘层248可以由氧化硅制成，栅电极240和栅极接触垫242可以由掺杂杂质的多晶硅制成。
在形成栅电极240之后，可以通过使用n型杂质的离子注入工艺来形成源区212和漏区214。具体地，用于形成源区212和漏区214的离子注入工艺可以是使用栅电极240以自对准方式执行。
阱接触区232可以通过使用p型杂质的离子注入工艺形成。具体地，用于形成阱接触区232的离子注入工艺可以使用栅电极240的延伸部246以自对准方式执行。此时，因为延伸部246的宽度宽于第二有源区220的宽度，可以防止p型杂质注入到第二有源区220中。
图6是示出如图2所示的第一有源区210的另一示例的截面图。
参照图6，第一有源区210可以包括源区212A、漏区214A和设置在源区212A和漏区214A之间的第一阱区216A。第一阱区216A可以具有第一导电类型，并且源区和漏区212A和214A可以具有第二导电类型。具体地，源区212A、漏区214A和第一阱区216A可以具有与上半导体层208相同的厚度。也就是说，源区212A、第一阱区216A和漏区214A可以在沟道长度方向上依次设置。此时，第一阱区216A的上部可以用作半导体器件200的沟道区。
图7是示出如图2所示的第三有源区230的另一示例的截面图。
参照图7，第三有源区230可以包括具有第一导电类型的阱接触区232A。具体地，阱接触区232A可以具有与上半导体层208相同的厚度，并且第二阱区222可以将第一阱区216A和阱接触区232A彼此连接。
再次参照图2，接触插塞260可以设置在源区212、漏区214、阱接触区232和栅极接触区242上。根据如上所述的本公开的示例性实施例，与现有技术相比，不使用用于形成阱接触区130(参见图1)的虚设电极144。因此，可以去除由虚设电极144引起的寄生电容，并且因此可以减小半导体器件200的关态电容。此外，可以显著改善半导体器件200的FOM。
图8是示出根据本公开另一示例性实施例的半导体器件的示意性平面图。
参照图8，半导体器件300可以包括：第一有源区310，其包括多个杂质区312，每个杂质区312用作源区或漏区并且沿沟道长度方向布置；第三有源区330，其与第一有源区310在沟道宽度方向上间隔开；第二有源区320，其连接第一有源区310和第三有源区330；设置在第一有源区310上的栅电极340；设置在第一有源区310、第二有源区320和第三有源区330外的第一隔离区350；和设置在第一有源区310、第二有源区320和第三有源区330内的第二隔离区352。
例如，杂质区312可以在沟道宽度方向上彼此平行地延伸，并且栅电极340可以在杂质区312之间彼此平行地延伸。
图9是沿图8中的Ⅸ-Ⅸ线的截面图，图10是沿图8中的Ⅹ-Ⅹ线的截面图，图11是沿图8中的ⅩⅠ-ⅩⅠ线的截面图。
参照图8至图11，半导体器件300可以形成在SOI衬底302上。SOI衬底302可以包括下半导体层304、上半导体层308和设置在下半导体层304和上半导体层308之间的掩埋氧化物层306，并且第一、第二和第三有源区310、320和330可以在上半导体层308中形成。此外，第一和第二隔离区350和352可以具有与上半导体层308相同的厚度，并且可以设置在掩埋氧化物层306上。
第一和第二隔离区350和352可以通过浅沟槽隔离(STI)工艺形成，并且可以由氧化硅或氮化硅制成。例如，可以部分地去除上半导体层308以形成限定第一、第二和第三有源区310、320和330的第一沟槽(未示出)和第二沟槽(未示出)，并且第一隔离区350和第二隔离区352可以通过用氧化硅或氮化硅填充第一和第二沟槽来形成。具体地，掩埋氧化物层306可以通过第一和第二沟槽部分地暴露，并且由第一和第二隔离区350和352限定的上半导体层308的部分可以用作第一、第二和第三有源区310、320和330。
第一有源区310可以包括第一阱区314，如图9所示，且杂质区312可以设置在第一阱区314上。第一阱区314可以具有第一导电类型，且杂质区312可以具有第二导电类型。例如，第一阱区314可以是p型杂质区，杂质区312可以是n型杂质区。虽然未在附图中示出，但是第一阱区314可以包括设置在杂质区312之间的沟道区，并且栅电极340可以各自设置在沟道区上。此外，栅极绝缘层348可以设置在栅电极340和沟道区之间。
第三有源区330可以包括具有第一导电类型的第三阱区334，如图11所示。具有第一导电类型的阱接触区332可以设置在第三阱区334上。此外，阱接触区332可以具有高于第三阱区334的杂质浓度。
第二有源区320可以分别包括具有第一导电类型的第二阱区322，如图10所示。此外，第二有源区320可以连接第一阱区314和第三阱区334。例如，在形成第一和第二隔离区350和352之后，可以通过使用p型杂质的离子注入工艺同时形成第一、第二和第三阱区314、322和334。具体地，第一隔离区350可以设置在第二阱区322的外部，第二隔离区352可以设置在第二阱区322之间。
再次参照图8，半导体器件300可以包括与第一有源区310间隔开的栅极接触垫342，并且栅电极340可以与栅极接触垫342连接。例如，栅电极340可以包括分别连接到栅极接触垫342的连接部344。
此外，第二有源区320可以在沟道宽度方向上纵向延伸，并且栅电极340可以包括分别沿着第二有源区320延伸的延伸部346。栅电极340的延伸部346可以分别设置在第二有源区320上，并且可以具有比第二有源区320宽的宽度。
例如，可以在SOI衬底302上依次形成绝缘层和导电层，然后可以通过图案化导电层和绝缘层来形成栅电极340、栅极接触垫342和栅极绝缘层348。栅极绝缘层348可以由氧化硅制成，栅电极340和栅极接触垫342可以由掺杂杂质的多晶硅制成。
在形成栅电极340之后，可以通过使用n型杂质的离子注入工艺来形成杂质区312。具体地，用于形成杂质区312的离子注入工艺可以使用栅电极340以自对准方式执行。
可以通过使用p型杂质的离子注入工艺来形成阱接触区332。具体地，用于形成阱接触区332的离子注入工艺可以使用栅电极340的延伸部346以自对准方式执行。此时，因为延伸部346的宽度宽于第二有源区320的宽度，可以防止p型杂质注入到第二有源区320中。
图12是示出如图8所示的第一有源区310的另一示例的截面图。
参照图12，第一有源区310可以包括用作源区或漏区的杂质区312A以及设置在杂质区312A之间的第一阱区314A。第一阱区314A可以具有第一导电类型，杂质区312A可以具有第二导电类型。具体地，杂质区312A和第一阱区314A可以具有与上半导体层308相同的厚度。即，杂质区312A和第一阱区314A可以在沟道长度方向上交替布置，并且可以在沟道宽度方向上彼此平行延伸。此时，第一阱区314A的上部可以用作半导体器件300的沟道区。
图13是示出如图8所示的第三有源区330的另一示例的截面图。
参照图13，第三有源区330可以包括具有第一导电类型的阱接触区332A。具体地，阱接触区332A可以具有与上半导体层308相同的厚度，并且第二阱区322可以将第一阱区314A和阱接触区332A彼此连接。
再次参照图8，接触插塞360可以设置在杂质区312、阱接触区332和栅极接触区342上。
尽管已经参考特定实施例描述了半导体器件200和300，但是它们不限于此。因此，本领域技术人员将容易理解，在不背离由所附权利要求限定的本公开的实质和范围的情况下，可以对其进行各种修改和改变。

Claims (20)

1.半导体器件包括：
第一有源区，其包括源区和与所述源区在沟道长度方向上间隔开的漏区；
第三有源区，其与所述第一有源区在沟道宽度方向上间隔开；
第二有源区，其配置为连接所述第一有源区和所述第三有源区并且具有比所述第一有源区窄的宽度；
栅电极，其设置在所述第一有源区上；以及
隔离区，其设置在所述第一有源区和所述第三有源区之间。
2.如权利要求1所述的半导体器件，其中所述第一有源区还包括具有第一导电类型的第一阱区，并且
所述源区和所述漏区设置在所述第一阱区上并且具有第二导电类型。
3.如权利要求2所述的半导体器件，其中所述第三有源区包括具有第一导电类型的第三阱区，并且
所述第二有源区包括第二阱区，其配置为连接所述第一阱区和所述第三阱区并具有第一导电类型。
4.如权利要求3所述的半导体器件，其中所述第三有源区还包括设置在所述第三阱区上的阱接触区。
5.如权利要求1所述的半导体器件，还包括衬底，所述衬底包括下半导体层、上半导体层和设置在所述下半导体层和所述上半导体层之间的掩埋氧化物层，
其中所述第一、第二和第三有源区设置在所述上半导体层中。
6.如权利要求5所述的半导体器件，其中所述源区和所述漏区具有与所述上半导体层相同的厚度。
7.如权利要求6所述的半导体器件，其中所述源区和所述漏区具有第二导电类型，并且
所述第一有源区还包括第一阱区，其具有第一导电类型并且设置在所述源区和所述漏区之间。
8.如权利要求7所述的半导体器件，其中所述第三有源区包括阱接触区，其具有第一导电类型和与所述上半导体层相同的厚度，并且
所述第二有源区包括第二阱区，其配置为连接所述第一阱区和所述阱接触区并具有第一导电类型。
9.如权利要求5所述的半导体器件，其中所述隔离区具有与所述上半导体层相同的厚度，并且设置在所述掩埋氧化物层上。
10.如权利要求1所述的半导体器件，其中所述栅电极具有比所述第二有源区宽的宽度。
11.如权利要求10所述的半导体器件，还包括与所述第一有源区间隔开的栅极接触垫，
其中所述栅电极与所述栅极接触垫电连接。
12.如权利要求10所述的半导体器件，其中所述第二有源区在沟道宽度方向上延伸，并且所述栅电极沿所述第二有源区延伸。
13.半导体器件包括：
第一有源区，其包括多个杂质区，每个所述杂质区配置为用作源区或漏区并且沿沟道长度方向布置；
第三有源区，其在沟道宽度方向上与所述第一有源区间隔开；
多个第二有源区，其配置成连接所述第一有源区和所述第三有源区；
多个栅电极，其设置在所述第一有源区上；
第一隔离区，其设置在所述第一有源区、所述多个第二有源区和所述第三有源区外；以及
至少一个第二隔离区，其设置在所述第一有源区、所述多个第二有源区和所述第三有源区内。
14.如权利要求13所述的半导体器件，还包括衬底，所述衬底包括下半导体层、上半导体层和设置在所述下半导体层和所述上半导体层之间的掩埋氧化物层，
其中所述第一有源层、所述多个第二有源区和所述第三有源区设置在所述上半导体层中。
15.如权利要求14所述的半导体器件，其中所述第一有源区还包括第一阱区，所述第一阱区包括设置在所述多个杂质区之间并具有第一导电类型的至少一个沟道区。
16.如权利要求15所述的半导体器件，其中所述第三有源区包括具有第一导电类型的阱接触区，并且
所述多个第二有源区中的每个包括第二阱区，其配置为电连接所述第一阱区和所述阱接触区并具有第一导电类型。
17.如权利要求16所述的半导体器件，其中所述第三有源区还包括第三阱区，其配置为电连接所述阱接触区和所述第二阱区并具有第一导电类型。
18.如权利要求14所述的半导体器件，其中所述第一隔离区和所述至少一个第二隔离区具有与所述上半导体层相同的厚度，并且设置在所述掩埋氧化物层上。
19.如权利要求13所述的半导体器件，其中所述多个栅电极具有比所述多个第二有源区宽的宽度。
20.如权利要求19所述的半导体器件，还包括与所述第一有源区间隔开的栅极接触垫，
其中所述多个栅电极中的每一个包括连接到所述栅极接触垫的连接部和沿所述多个第二有源区延伸的延伸部。
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