CN208889647U - 晶圆、智能处理器及电器设备 - Google Patents

晶圆、智能处理器及电器设备 Download PDF

Info

Publication number
CN208889647U
CN208889647U CN201821827941.2U CN201821827941U CN208889647U CN 208889647 U CN208889647 U CN 208889647U CN 201821827941 U CN201821827941 U CN 201821827941U CN 208889647 U CN208889647 U CN 208889647U
Authority
CN
China
Prior art keywords
service area
pad
wafer
service
intelligent processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201821827941.2U
Other languages
English (en)
Inventor
杨帅
郭函
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bitmain Technologies Inc
Beijing Bitmain Technology Co Ltd
Original Assignee
Beijing Bitmain Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Bitmain Technology Co Ltd filed Critical Beijing Bitmain Technology Co Ltd
Priority to CN201821827941.2U priority Critical patent/CN208889647U/zh
Application granted granted Critical
Publication of CN208889647U publication Critical patent/CN208889647U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

本实用新型提供一种晶圆、智能处理器及电器设备,该晶圆上具有间隔设置的第一供电区以及第二供电区,第一供电区包括第一焊盘和第二焊盘,第二供电区包括第二焊盘和第三焊盘,第一供电区内的第一焊盘作为电源输入端,第一供电区内的第二焊盘与第二供电区内的第二焊盘连接,第二供电区内的第三焊盘作为第二供电区的接地端;只需使第一供电区内的第一焊盘作为电源输入端,且第二供电区内的第三焊盘作为接地端,即可对晶圆进行供电;与现有技术中所有的晶圆上的焊盘均与用于安装晶圆的基板上的焊球连接相比,减少了与基板上的焊球连接的焊盘数量,进而可减小基板上焊球的数量,进而简化了基板的结构,减小了生产成本。

Description

晶圆、智能处理器及电器设备
技术领域
本实用新型涉及电器设备制造技术,尤其涉及一种晶圆、智能处理器及电器设备。
背景技术
在电器设备内具有电路板以及安装在电路板上的智能处理器,智能处理器与电路板上的电路电连接。
现有技术中,智能处理器包括晶圆以及基板,晶圆上具有间隔设置的第一供电区和第二供电区,第一供电区和第二供电区内均具有多个焊盘,并且每一焊盘与基板上的一个焊球电连接;基板与电路板连接,且基板上的焊球与电路板上的电路电连接,以实现智能处理器与电路板之间的连接。
然而,晶圆上的焊盘较多,使得基板上与焊盘连接的焊球较多,导致智能处理器的结构复杂,生产成本高。
实用新型内容
本实用新型实施例提供一种晶圆、智能处理器及电器设备,以解决晶圆上的焊盘较多,使得基板上与焊盘连接的焊球较多,导致智能处理器的结构复杂,生产成本高的技术问题。
本实用新型实施例提供一种晶圆,所述晶圆上具有间隔设置的第一供电区以及第二供电区,所述第一供电区包括第一焊盘和第二焊盘,所述第二供电区包括第二焊盘和第三焊盘,所述第一供电区内的第一焊盘作为电源输入端,为所述第一供电区的内部件供电,所述第一供电区内的第二焊盘与所述第二供电区内的第二焊盘连接,所述第二供电区内的第三焊盘作为所述第二供电区的接地端;所述第一供电区内的第一焊盘的电势大于所述第一供电区内的第二焊盘的电势,所述第二供电区内的第二焊盘的电势大于所述第二供电区内的第三焊盘的电势。
如上所述的晶圆,优选地,所述晶圆还包括第三供电区,所述第三供电区包括第三焊盘和第四焊盘,所述第三供电区内的第三焊盘与所述第二供电区内的第三焊盘连接,所述第三供电区内的第四焊盘作为接地端,所述第三供电区内的第三焊盘的电势大于所述三供电区内的第四焊盘的电势。
如上所述的晶圆,优选地,所述第二供电区设置在所述第一供电区与所述第三供电区之间。
如上所述的晶圆,优选地,所述第一供电区包括的第一焊盘和第二焊盘至少为多个,多个所述第一供电区内的第一焊盘排列成相互平行的数个第一竖列,多个所述第一供电区内的第二焊盘排列成相互平行的数个第二竖列。
如上所述的晶圆,优选地,所述第一竖列和所述第二竖列交替设置。
如上所述的晶圆,优选地,所述第二供电区包括的第二焊盘和第三焊盘至少为多个,多个所述第二供电区内的第二焊盘排列成相互平行的数个第三竖列,多个所述第二供电区内的第三焊盘排列成相互平行的数个第四竖列,且所述第三竖列和所述第四竖列交替设置,且每一所述第三竖列与一个所述第二竖列共线设置。
如上所述的晶圆,优选地,所述晶圆还包括第三供电区,所述第三供电区包括多个第三焊盘和多个第四焊盘;多个所述第三供电区内的第三焊盘排列成相互平行的数个第五竖列,多个所述第三供电区内的第四焊盘排列成相互平行的数个第六竖列,所述第五竖列和所述第六竖列交替设置,且每一所述第五竖列与一个所述第四竖列共线设置。
如上所述的晶圆,优选地,所述第一供电区的内部件、第二供电区的内部件和第三供电的区内部件包括多个计算内核。
如上所述的晶圆,优选地,所述第一供电区内的第二焊盘作为所述第一供电区的接地端,所述第二供电区内的第二焊盘作为所述第二供电区的电源输入端。
如上所述的晶圆,优选地,所述第二供电区内的第三焊盘作为所述第二供电区的接地端,所述第三供电区内的第三焊盘作为所述第三供电区的电源输入端。
本实用新型实施例还提供一种智能处理器,包括晶圆,所述晶圆上具有间隔设置的第一供电区以及第二供电区,所述第一供电区包括第一焊盘和第二焊盘,所述第二供电区包括第二焊盘和第三焊盘,所述第一供电区内的第一焊盘作为电源输入端,为所述第一供电区的内部件供电,所述第一供电区内的第二焊盘与所述第二供电区内的第二焊盘连接,所述第二供电区内的第三焊盘作为所述第二供电区的接地端;所述第一供电区内的第一焊盘的电势大于所述第一供电区内的第二焊盘的电势,所述第二供电区内的第二焊盘的电势大于所述第二供电区内的第三焊盘的电势。
如上所述的智能处理器,优选地,所述晶圆还包括第三供电区,所述第三供电区包括第三焊盘和第四焊盘,所述第三供电区内的第三焊盘与所述第二供电区内的第三焊盘连接,所述第三供电区内的第四焊盘作为接地端,所述第三供电区内的第三焊盘的电势大于所述三供电区内的第四焊盘的电势。
如上所述的智能处理器,优选地,所述第二供电区设置在所述第一供电区与所述第三供电区之间。
如上所述的智能处理器,优选地,所述第一供电区包括的第一焊盘和第二焊盘至少为多个,多个所述第一供电区内的第一焊盘排列成相互平行的数个第一竖列,多个所述第一供电区内的第二焊盘排列成相互平行的数个第二竖列。
如上所述的智能处理器,优选地,所述第一竖列和所述第二竖列交替设置。
如上所述的智能处理器,优选地,所述第二供电区包括的第二焊盘和第三焊盘至少为多个,多个所述第二供电区内的第二焊盘排列成相互平行的数个第三竖列,多个所述第二供电区内的第三焊盘排列成相互平行的数个第四竖列,且所述第三竖列和所述第四竖列交替设置,且每一所述第三竖列与一个所述第二竖列共线设置。
如上所述的智能处理器,优选地,所述晶圆还包括第三供电区,所述第三供电区包括多个第三焊盘和多个第四焊盘;多个所述第三供电区内的第三焊盘排列成相互平行的数个第五竖列,多个所述第三供电区内的第四焊盘排列成相互平行的数个第六竖列,所述第五竖列和所述第六竖列交替设置,且每一所述第五竖列与一个所述第四竖列共线设置。
如上所述的智能处理器,优选地,所述第一供电区的内部件、第二供电区的内部件和第三供电区的内部件包括多个计算内核。
如上所述的智能处理器,优选地,所述第一供电区内的第二焊盘作为所述第一供电区的接地端,所述第二供电区内的第二焊盘作为所述第二供电区的电源输入端。
如上所述的智能处理器,优选地,所述第二供电区内的第三焊盘作为所述第二供电区的接地端,所述第三供电区内的第三焊盘作为所述第三供电区的电源输入端。
如上所述的智能处理器,优选地,所述智能处理器还包括基板,所述晶圆设置在所述基板上;所述基板上还设置有第一电路,所述第一供电区内的第二焊盘与所述第二供电区内的第二焊盘通过所述第一电路连接。
如上所述的智能处理器,优选地,所述基板上还设置有第二电路,所述第二供电区内的第三焊盘与所述第三供电区内的第三焊盘通过所述第二电路连接。
如上所述的智能处理器,优选地,所述智能处理器还包括封装罩,所述晶圆设置在所述基板的安装面上,所述封装罩罩设在所述晶圆上,且与所述安装面连接。
如上所述的智能处理器,优选地,所述封装罩为塑料罩或陶瓷罩或金属罩。
如上所述的智能处理器,优选地,所述智能处理器为芯片。
本实用新型实施例还提供一种电器设备,包括:如上所述的智能处理器。
本实用新型实施例提供的晶圆、智能处理器及电器设备,通过使位于第一供电区内的第一焊盘与作为电源输入端,第一供电区内的第二焊盘与第二供电区内的第二焊盘之间连接,第二供电区内的第三焊盘作为作为接地端;只需使第一供电区内的第一焊盘作为电源输入端,且第二供电区内的第三焊盘作为接地端,即可对晶圆进行供电;与现有技术中所有的晶圆上的焊盘均与用于安装晶圆的基板上的焊球连接相比,减少了与基板上的焊球连接的焊盘数量,进而可减小基板上焊球的数量,进而简化了基板的结构,减小了生产成本。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的智能处理器的结构示意图;
图2为本实用新型实施例提供的晶圆的结构示意图一;
图3为本实用新型实施例提供的晶圆的结构示意图二。
附图标记说明:
10、晶圆;
20、基板;
30、封装罩;
101、第一供电区;
102、第二供电区;
103、第三供电区;
1011、第一供电区内的第一焊盘;
1012、第一供电区内的第二焊盘;
1021、第二供电区内的第二焊盘;
1022、第二供电区内的第三焊盘;
1031、第三供电区内的第三焊盘;
1032、第三供电区内的第四焊盘。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚,下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。在不冲突的情况下,下述的实施例及实施例中的特征可以相互组合。
实施例1
图2为本实用新型实施例提供的晶圆的结构示意图一;图3为本实用新型实施例提供的晶圆的结构示意图二。
请参照图1和图2。本实施例提供一种晶圆10,晶圆10上具有间隔设置的第一供电区101以及第二供电区102,第一供电区101包括第一焊盘和第二焊盘,第二供电区102包括第二焊盘和第三焊盘,第一供电区内的第一焊盘1011作为电源输入端,为第一供电区的内部件供电,第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021连接,第二供电区内的第三焊盘1022作为第二供电区102的接地端;第一供电区内的第一焊盘1011的电势大于第一供电区内的第二焊盘1012的电势,第二供电区内的第二焊盘1021的电势大于第二供电区内的第三焊盘1022的电势。
本实施例中第一供电区内的第一焊盘1011和第一供电区内的第二焊盘1012可以为设置在晶圆10上的金属片,相同的,第二供电区内的第二焊盘1021和第二供电区内的第三焊盘1022也为设置在晶圆10上的金属片。
本实施例中第一供电区内的第一焊盘1011作为电源输入端,可以为第一供电区内的第一焊盘1011与电源连接,以向第一供电区内的第一焊盘1011提供较高的电势。
本实施例中,第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021之间的连接为电连接。在一个可实现的方式中,在晶圆10上设置有具有一定图形的第一铜片,第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021通过第一铜片连接。本实施例中第二供电区内的第三焊盘1022作为第二供电区102的接地端,其中第二供电区内的第三焊盘1022的电势可以为零,或者第二供电区内的第三焊盘1022的电势不为零,只要使得第二供电区内的第三焊盘1022具有一个参考电位,以保证第一供电区内的第一焊盘1011与第二供电区内第三焊盘1022之间具有一定的电压即可,使晶圆10可以正常工作。
本实施例中,第一供电区内的第二焊盘1012作为第一供电区101的接地端,第二供电区内的第二焊盘1021作为第二供电区102的电源输入端。工作时,第一供电区内的第一焊盘1011与第一供电区内的第二焊盘1012之间具有一定的电压,并且第二供电区内的第二焊盘1021与第二供电区内的第三焊盘1022之间具有一定的电压,使得第一供电区的内部件和第二供电区的内部件均可以正常工作。
本实施例中第一供电区的内部件与第一供电区内的第一焊盘1011和第一供电区内的第二焊盘1012连接;相同的,在第二供电区的内部件与第二供电区内的第二焊盘1021和第二供电区内的第三焊盘1022连接。第一供电区内的第一焊盘1011的电势大于第一供电区内的第二焊盘1012的电势,并且第二供电区内的第二焊盘1021的电势大于第二供电区内的第三焊盘1022的电势,使得第一供电区的内部件与第二供电区的内部件均分得一部分电压。
进一步地,第一供电区的内部件与第二供电区的内部件分得的电压可以相等,即第一供电区内的第一焊盘1011和第一供电区内的第二焊盘1012之间的电压等于第二供电区内的第二焊盘1021和第二供电区内的第三焊盘1022之间的电压。
本实施例提供的晶圆,通过使位于第一供电区内的第一焊盘1011作为电源输入端,第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021之间连接,第二供电区内的第三焊盘1022作为接地端;只需使第一供电区内的第一焊盘1011作为电源输入端,且第二供电区内的第三焊盘1022作为接地端,即可对晶圆10进行供电;与现有技术中所有的晶圆上的焊盘均与用于安装晶圆的基板上的焊球连接相比,减少了与基板上的焊球连接的焊盘数量,进而可减小基板上焊球的数量,进而简化了基板的结构,减小了生产成本。
本实施例中,晶圆10还包括第三供电区103,第三供电区103包括第三焊盘和第四焊盘,第三供电区内的第三焊盘1031与第二供电区内的第三焊盘1022连接,第三供电区内的第四焊盘1032作为接地端,第三供电区内的第三焊盘1031的电势大于三供电区内的第四焊盘1032的电势。使第三供电区内的第三焊盘1031与第二供电区内的第三焊盘1022连接,并且第三供电区内的第四焊盘1032作为接地端,可以减少用于安装具有三个供电区的晶圆10的基板上的焊球数量,以进一步简化基板的结构。
在一个可实现的方式中,在晶圆10上设置有具有一定图形的第一铜片和第二铜片,第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021通过第一铜片连接;第二供电区内的第三焊盘1022与第三供电区内的第三焊盘1031之间通过第二铜片连接。
本实施例中,第一供电区内的第二焊盘1012作为第一供电区101的接地端,第二供电区内的第二焊盘1021作为第二供电区102的电源输入端。第二供电区内的第三焊盘1022作为第二供电区102的接地端,第三供电区内的第三焊盘1031作为第三供电区103的电源输入端。工作时,第一供电区内的第一焊盘1011与第一供电区内的第二焊盘1012之间具有一定的电压,并且第二供电区内的第二焊盘1021与第二供电区内的第三焊盘1022之间具有一定的电压,第三供电区内的第三焊盘1031与第三供电区内的第四焊盘1032之间具有一定的电压,使得第一供电区的内部件、第二供电区的内部件以及第三供电区的内部件均可以正常工作。
进一步地,第一供电区的内部件、第二供电区的内部件以及第三供电区的内部件分得的电压相等。
本实施例中,第一供电区的内部件、第二供电区的内部件和第三供电的区内部件包括多个计算内核。本实施例中计算内核为设置在晶圆10具有一定的逻辑结构,计算内核用于对数据的处理、计算等操作。
值得注意的是,本实施例中的晶圆10中还可以具有四个供电区、五个供电区等;相应的,每一供电区内均具有内部件及与内部件连接的焊盘,一个供电区内的一个焊盘作为该供电区的电源输入端与上一供电区的一个焊盘连接,该供电区内的另一个焊盘作为该供电区的接地端与下一供电区内的一个焊盘连接,即各供电区内的内部件串联,使得仅第一供电区内的第一焊盘1011作为电源输入端,同时最后一个供电区内的最后一个焊盘作为接地端,即可实现对所有供电区内的内部件进行供电。
本实施例中,第二供电区102设置在第一供电区101与第三供电区103之间。第二供电区102设置在第三供电区103和第一供电区101之间,可以减小第二供电区内的第二焊盘1021与第一供电区内的第二焊盘1012之间的距离,并且可以减小第二供电区内的第三焊盘1022与第三供电区内的第三焊盘1031之间的距离。
本实施例中,第一供电区101包括的第一焊盘和第二焊盘至少为多个,多个第一供电区内的第一焊盘1011排列成相互平行的数个第一竖列,多个第一供电区内的第二焊盘1021排列成相互平行的数个第二竖列。第一竖列和第二竖列交替设置。第二供电区102包括多个第二焊盘和多个第三焊盘,多个第二供电区内的第二焊盘1021排列成相互平行的数个第三竖列,多个第二供电区内的第三焊盘1022排列成相互平行的数个第四竖列,且第三竖列和第四竖列交替设置,且每一第三竖列与一个第二竖列共线设置。
具体地,第一竖列的各第一焊盘并联,第二竖列的各第二焊盘并联,第三竖列的各第二焊盘并联,第四竖列的各第三焊盘并联;并且第一竖列的第一焊盘与电源连接,第二竖列的第二焊盘与第三竖列的第二焊盘连接,第四竖列的第三焊盘接地。进一步地,位于第一供电区101内的所有第一焊盘并联,位于第一供电区101内的所有第二焊盘并联,并且位于第二供电区102内的所有第二焊盘并联,位于第二供电区102内的所有第三焊盘并联。
具体地,晶圆10还包括第三供电区103,第三供电区103包括多个第三焊盘和多个第四焊盘;多个第三供电区内的第三焊盘1031排列成相互平行的数个第五竖列,多个第三供电区内的第四焊盘1032排列成相互平行的数个第六竖列,第五竖列和第六竖列交替设置,且每一第五竖列与一个第四竖列共线设置。
在一个可实现的方式中,第一竖列的各第一焊盘并联,第二竖列的各第二焊盘并联,第三竖列的各第二焊盘并联,第四竖列的各第三焊盘并联,第五竖列的第三焊盘并联,第六竖列的第四焊盘并联;并且第一竖列的第一焊盘与电源连接,第二竖列的第二焊盘与第三竖列的第二焊盘连接,第四竖列的第三焊盘与第五竖列的第三焊盘连接,第六竖列的第四焊盘接地。进一步地,位于第一供电区101内的所有第一焊盘并联,位于第一供电区101内的所有第二焊盘并联,位于第二供电区102内的所有第二焊盘并联,位于第二供电区102内的所有第三焊盘并联,位于第三供电区103内的所有第三焊盘并联,位于第三供电区103内的所有第四焊盘并联。
实施例2
图1为本实用新型实施例提供的智能处理器的结构示意图,请参照图1-图3。
本实施例提供一种智能处理器,包括如上所述的晶圆10。其中晶圆10与上述晶圆10的结构大体相同,在此不再赘述。
本实施例提供的智能处理器还包括基板20,晶圆设置在基板20上;基板20上还设置有第一电路,第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021通过第一电路连接。
通过基板20上的第一电路实现第一供电区内的第二焊盘1012与第二供电区内的第二焊盘1021连接,与在晶圆10上设置第一铜片相比,可以避免在晶圆10上设置较多的金属片导致的晶圆10加工困难。
进一步地,基板20上还设置有第二电路,第二供电区内的第三焊盘1022与第三供电区内的第三焊盘1031通过第二电路连接。通过基板20上的第二电路实现第二供电区内的第三焊盘1022与第三供电区内的第三焊盘1031之间的连接,可以进一步避免在晶圆10上设置较多的金属片导致的晶圆10加工困难。
进一步地,晶圆10安装在基板20的安装面上,相应的在基板20上与安装面相对的贴合面上设置有第一焊球和第二焊球,第一焊球与第一供电区内的第一焊盘1011连接,第二焊接球与第三供电区内的第四焊盘1032连接,第一焊球与电源连接,第二焊球接地,以为晶圆10供电。
具体地,基板20可以包括至少两个金属板以及位于相邻两金属板之间的绝缘板,相应的第一电路和第二电路可以在同一金属板上形成;当然为了避免同一金属板上的电路图形较为复杂,可以使第一电路和第二电路位于不同的金属层上。
在一个可实现的方式中,第一电路和第二电路可以均设置在基板20靠近安装面的金属板上,或者第一电路和第二电路均设置在基板20靠近贴合面的金属板上。当基板20上的金属板多于两个时,第一电路和第二电路可以设置在位于靠近安装面的金属板和靠近贴合面的金属板之间的不同金属板上;或者第一电路设置在靠近安装面的金属板上,且第二电路设置在靠近安装面的金属板和靠近贴合面的金属板之间的金属板上;或者第一电路设置在靠近贴合面的金属板上,且第二电路设置在靠近安装面的金属板和靠近贴合面的金属板之间的金属板上;或者第二电路设置在靠近安装面的金属板上,且第一电路设置在靠近安装面的金属板和靠近贴合面的金属板之间的金属板上;或者第二电路设置在靠近贴合面的金属板上,且第一电路设置在靠近安装面的金属板和靠近贴合面的金属板之间的金属板上。当基板20上的金属板多于三个时,第一电路和第二电路可以均设置在靠近安装面的金属板和靠近贴合面的金属板之间,并且第一电路和第二电路位于不同的金属板上。
本实施例中的第一电路和第二电路为对金属板进行图形化后形成的具有一定图形的金属板。当第一电路位于靠近安装面的金属板上时,第一供电区内的第二焊盘1012和第二供电区内的第二焊盘1021可以直接与第一电路连接,当第一电路位于其他的金属板上时,第一供电区内的第二焊盘1012和第二供电区内的第二焊盘1021可以通过过孔与第一电路连接;相同的,当第二电路位于靠近安装面的金属板上时,第二供电区内的第三焊盘1022和第三供电区内的第三焊盘1031可以直接与第二电路连接,当第二电路位于其他的金属板上时,第二供电区内的第三焊盘1022和第三供电区内的第三焊盘1031可以通过过孔与第二电路连接。
本实施例中,智能处理器还包括封装罩30,晶圆10设置在基板20的安装面上,封装罩30罩设在晶圆10上,且与安装面连接。封装罩30可以对晶圆10进行密封,同时封装罩30也可以对晶圆10进行保护,以免外界物体与晶圆10接触造成晶圆10的损坏。
进一步地,封装罩30为塑料罩或陶瓷罩或金属罩。
本实施例中的智能处理器为芯片。
在其他实施例中,还提供一种电器设备,包括:如上所述的智能处理器。
在本实用新型中,除非另有明确的规定,术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸的连接,或一体成型,可以是机械连接,也可以是电连接或者彼此可通讯;可以是直接相连,也可以通过中间媒体间接连接,可以是两个元件内部的连通或者两个元件的互相作用关系,除非另有明确的限定。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本实用新型中的具体含义。
最后应说明的是:以上各实施例仅用以说明本实用新型的技术方案,而非对其限制;尽管参照前述各实施例对本实用新型进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (26)

1.一种晶圆,其特征在于,所述晶圆上具有间隔设置的第一供电区以及第二供电区,所述第一供电区包括第一焊盘和第二焊盘,所述第二供电区包括第二焊盘和第三焊盘,所述第一供电区内的第一焊盘作为电源输入端,为所述第一供电区的内部件供电,所述第一供电区内的第二焊盘与所述第二供电区内的第二焊盘连接,所述第二供电区内的第三焊盘作为所述第二供电区的接地端;所述第一供电区内的第一焊盘的电势大于所述第一供电区内的第二焊盘的电势,所述第二供电区内的第二焊盘的电势大于所述第二供电区内的第三焊盘的电势。
2.根据权利要求1所述的晶圆,其特征在于,所述晶圆还包括第三供电区,所述第三供电区包括第三焊盘和第四焊盘,所述第三供电区内的第三焊盘与所述第二供电区内的第三焊盘连接,所述第三供电区内的第四焊盘作为接地端,所述第三供电区内的第三焊盘的电势大于所述三供电区内的第四焊盘的电势。
3.根据权利要求2所述的晶圆,其特征在于,所述第二供电区设置在所述第一供电区与所述第三供电区之间。
4.根据权利要求1所述的晶圆,其特征在于,所述第一供电区包括的第一焊盘和第二焊盘至少为多个,多个所述第一供电区内的第一焊盘排列成相互平行的数个第一竖列,多个所述第一供电区内的第二焊盘排列成相互平行的数个第二竖列。
5.根据权利要求4所述的晶圆,其特征在于,所述第一竖列和所述第二竖列交替设置。
6.根据权利要求5所述的晶圆,其特征在于,所述第二供电区包括的第二焊盘和第三焊盘至少为多个,多个所述第二供电区内的第二焊盘排列成相互平行的数个第三竖列,多个所述第二供电区内的第三焊盘排列成相互平行的数个第四竖列,且所述第三竖列和所述第四竖列交替设置,且每一所述第三竖列与一个所述第二竖列共线设置。
7.根据权利要求6所述的晶圆,其特征在于,所述晶圆还包括第三供电区,所述第三供电区包括多个第三焊盘和多个第四焊盘;多个所述第三供电区内的第三焊盘排列成相互平行的数个第五竖列,多个所述第三供电区内的第四焊盘排列成相互平行的数个第六竖列,所述第五竖列和所述第六竖列交替设置,且每一所述第五竖列与一个所述第四竖列共线设置。
8.根据权利要求2所述的晶圆,其特征在于,所述第一供电区的内部件、第二供电区的内部件和第三供电的区内部件包括多个计算内核。
9.根据权利要求1或2所述的晶圆,其特征在于,所述第一供电区内的第二焊盘作为所述第一供电区的接地端,所述第二供电区内的第二焊盘作为所述第二供电区的电源输入端。
10.根据权利要求2所述的晶圆,其特征在于,所述第二供电区内的第三焊盘作为所述第二供电区的接地端,所述第三供电区内的第三焊盘作为所述第三供电区的电源输入端。
11.一种智能处理器,其特征在于,包括晶圆,所述晶圆上具有间隔设置的第一供电区以及第二供电区,所述第一供电区包括第一焊盘和第二焊盘,所述第二供电区包括第二焊盘和第三焊盘,所述第一供电区内的第一焊盘作为电源输入端,为所述第一供电区的内部件供电,所述第一供电区内的第二焊盘与所述第二供电区内的第二焊盘连接,所述第二供电区内的第三焊盘作为所述第二供电区的接地端;所述第一供电区内的第一焊盘的电势大于所述第一供电区内的第二焊盘的电势,所述第二供电区内的第二焊盘的电势大于所述第二供电区内的第三焊盘的电势。
12.根据权利要求11所述的智能处理器,其特征在于,所述晶圆还包括第三供电区,所述第三供电区包括第三焊盘和第四焊盘,所述第三供电区内的第三焊盘与所述第二供电区内的第三焊盘连接,所述第三供电区内的第四焊盘作为接地端,所述第三供电区内的第三焊盘的电势大于所述三供电区内的第四焊盘的电势。
13.根据权利要求12所述的智能处理器,其特征在于,所述第二供电区设置在所述第一供电区与所述第三供电区之间。
14.根据权利要求11或12所述的智能处理器,其特征在于,所述第一供电区包括的第一焊盘和第二焊盘至少为多个,多个所述第一供电区内的第一焊盘排列成相互平行的数个第一竖列,多个所述第一供电区内的第二焊盘排列成相互平行的数个第二竖列。
15.根据权利要求14所述的智能处理器,其特征在于,所述第一竖列和所述第二竖列交替设置。
16.根据权利要求15所述的智能处理器,其特征在于,所述第二供电区包括的第二焊盘和第三焊盘至少为多个,多个所述第二供电区内的第二焊盘排列成相互平行的数个第三竖列,多个所述第二供电区内的第三焊盘排列成相互平行的数个第四竖列,且所述第三竖列和所述第四竖列交替设置,且每一所述第三竖列与一个所述第二竖列共线设置。
17.根据权利要求16所述的智能处理器,其特征在于,所述晶圆还包括第三供电区,所述第三供电区包括多个第三焊盘和多个第四焊盘;多个所述第三供电区内的第三焊盘排列成相互平行的数个第五竖列,多个所述第三供电区内的第四焊盘排列成相互平行的数个第六竖列,所述第五竖列和所述第六竖列交替设置,且每一所述第五竖列与一个所述第四竖列共线设置。
18.根据权利要求11所述的智能处理器,其特征在于,所述第一供电区的内部件、第二供电区的内部件和第三供电区的内部件包括多个计算内核。
19.根据权利要求11或12所述的智能处理器,其特征在于,所述第一供电区内的第二焊盘作为所述第一供电区的接地端,所述第二供电区内的第二焊盘作为所述第二供电区的电源输入端。
20.根据权利要求12所述的智能处理器,其特征在于,所述第二供电区内的第三焊盘作为所述第二供电区的接地端,所述第三供电区内的第三焊盘作为所述第三供电区的电源输入端。
21.根据权利要求12所述的智能处理器,其特征在于,所述智能处理器还包括基板,所述晶圆设置在所述基板上;所述基板上还设置有第一电路,所述第一供电区内的第二焊盘与所述第二供电区内的第二焊盘通过所述第一电路连接。
22.根据权利要求21所述的智能处理器,其特征在于,所述基板上还设置有第二电路,所述第二供电区内的第三焊盘与所述第三供电区内的第三焊盘通过所述第二电路连接。
23.根据权利要求21所述的智能处理器,其特征在于,所述智能处理器还包括封装罩,所述晶圆设置在所述基板的安装面上,所述封装罩罩设在所述晶圆上,且与所述安装面连接。
24.根据权利要求23所述的智能处理器,其特征在于,所述封装罩为塑料罩或陶瓷罩或金属罩。
25.根据权利要求11所述的智能处理器,其特征在于,所述智能处理器为芯片。
26.一种电器设备,其特征在于,包括:权利要求11-25任一项所述的智能处理器。
CN201821827941.2U 2018-11-07 2018-11-07 晶圆、智能处理器及电器设备 Active CN208889647U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201821827941.2U CN208889647U (zh) 2018-11-07 2018-11-07 晶圆、智能处理器及电器设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201821827941.2U CN208889647U (zh) 2018-11-07 2018-11-07 晶圆、智能处理器及电器设备

Publications (1)

Publication Number Publication Date
CN208889647U true CN208889647U (zh) 2019-05-21

Family

ID=66517988

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201821827941.2U Active CN208889647U (zh) 2018-11-07 2018-11-07 晶圆、智能处理器及电器设备

Country Status (1)

Country Link
CN (1) CN208889647U (zh)

Similar Documents

Publication Publication Date Title
US10083934B2 (en) Multi-chip package with interconnects extending through logic chip
US11387226B2 (en) Chip power supply system, chip, PCB, and computer device
CN110233200A (zh) 一种Micro LED的三维集成结构和制作方法
CN103824853A (zh) 应用于开关型调节器的集成电路组件
CN102403306A (zh) 发光二极管封装结构
US8624367B2 (en) Semiconductor device including semiconductor chip mounted on lead frame
US10790225B1 (en) Chip package structure and chip package method including bare chips with capacitor polar plate
KR20140055017A (ko) 전력 반도체 모듈 및 전력 반도체 제조 방법
KR20170005254A (ko) 디스플레이 장치
CN208889647U (zh) 晶圆、智能处理器及电器设备
CN1316606C (zh) 半导体器件
JP2001196526A (ja) マルチベアチップ実装体、マルチチップパッケージ、半導体装置、ならびに電子機器
KR20070050597A (ko) 태양전지 모듈 및 그 제작방법
CN208889644U (zh) 芯片及电器设备
US7667303B2 (en) Multi-chip package
CN208889646U (zh) 晶圆、智能处理器及电器设备
JP2002124537A (ja) 半導体チップの接合構造およびその構造を備えた表示装置
KR20130101192A (ko) 다수의 단차가 있는 인쇄회로 기판 (pcb)을 갖는 반도체 패키지 및 반도체 패키지 제조 방법
US11581386B2 (en) Display panel and display device
CN112928104B (zh) 一种显示面板以及显示装置
KR20140148273A (ko) 반도체 패키지 및 그 제조 방법
CN209029372U (zh) 一种用于大功率多管芯封装结构
CN208014692U (zh) 芯片封装体及电子总成
CN202818296U (zh) 双面小蓝牙模块
WO2020093265A1 (zh) 晶圆、智能处理器及电器设备

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant