CN207781151U - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本实用新型公开了一种移位寄存器单元、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括：依次串联的复位模块、锁存模块、输出控制模块和输出模块；复位模块用于在来自复位信号端的复位信号的控制下，向上拉节点输入来自输入信号端的输入信号；锁存模块分别与输入信号端和上拉节点，用于控制上拉节点的电位；输出控制模块分别与上拉节点、时钟信号端和控制节点连接，用于控制控制节点的电位；输出模块分别与控制节点和输出端连接，用于控制输出端的电位。该移位寄存器减少了栅极驱动电路所占的版图面积，且能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

Description

移位寄存器单元、栅极驱动电路及显示装置

技术领域

本实用新型涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

显示装置在显示图像时，需要利用栅极驱动电路(Gate Driver on Array，GOA)对像素单元进行扫描，栅极驱动电路(也称移位寄存器)包括多个级联的移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置中多行像素单元的逐行扫描驱动，以显示图像。

但随着显示装置中像素数目的提高，栅极驱动电路在一帧时间内所需扫描的行数增加，并且为了实现超窄边框的显示装置，要求移位寄存器单元的版图面积要更小。相关技术中有一种移位寄存器单元，它通常通过多个晶体管和电容器来控制电路输出信号的电位的高低。

但是，相关技术中每个移位寄存器单元所包括的元件较多，使得栅极驱动电路在显示装置中所占用的版图面积较大。

实用新型内容

本实用新型提供了一种移位寄存器单元、栅极驱动电路及显示装置，可以解决相关技术中栅极驱动电路占用版图面积较大的问题。所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：依次串联的复位模块、锁存模块、输出控制模块和输出模块；

所述复位模块分别与输入信号端、复位信号端和上拉节点连接，用于在来自所述复位信号端的复位信号的控制下，向所述上拉节点输入来自所述输入信号端的输入信号；

所述锁存模块分别与所述输入信号端和所述上拉节点，用于在所述上拉节点的电位和所述输入信号的电位均为第二电位时，保持所述上拉节点的电位为第二电位，以及，在所述输入信号的电位为第一电位时，控制所述上拉节点的电位为第一电位；

所述输出控制模块分别与所述上拉节点、时钟信号端和控制节点连接，用于在所述上拉节点的电位为第二电位时，控制所述控制节点的电位为第一电位，以及，在所述上拉节点的电位和来自所述时钟信号端的时钟信号的电位均为第一电位时，控制所述控制节点的电位为第二电位；

所述输出模块分别与所述控制节点和输出端连接，用于在所述控制节点的电位为第一电位时，控制所述输出端的电位为第二电位，以及在所述控制节点的电位为第二电位时，控制所述输出端的电位为第一电位。

可选地，所述移位寄存器单元还包括：重置模块；

所述重置模块分别与使能信号端和所述上拉节点连接，用于在来自所述使能信号端的使能信号的控制下，控制所述上拉节点的电位为第二电位。

可选地，所述复位模块包括：选择性反相器；

所述选择性反相器的输入端与所述输入信号端连接，所述选择性反相器的控制端与所述复位信号端连接，所述选择性反相器的输出端与所述上拉节点连接；

或者，所述复位模块包括：第一晶体管；

所述第一晶体管的栅极与所述复位信号端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接。

可选地，所述锁存模块包括：输入子模块和锁存子模块；

所述输入子模块分别与所述输入信号端、所述上拉节点和下拉节点连接，用于在所述上拉节点的电位和所述输入信号的电位均为第二电位时，控制所述下拉节点的电位为第一电位，以及，在所述输入信号为第一电位时，控制所述下拉节点的电位为第二电位；

所述锁存子模块分别与所述下拉节点和所述上拉节点连接，用于在所述下拉节点的电位为第一电位时，控制所述上拉节点的电位为第二电位，以及在所述下拉节点的电位为第二电位时，控制所述上拉节点的电位为第一电位。

可选地，所述输入子模块包括：或非门；

所述或非门的第一输入端与所述上拉节点连接，所述或非门的第二输入端与所述输入信号端连接，所述或非门的输出端与所述下拉节点连接；

或者，所述输入子模块包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与第一直流电源端连接，所述第二晶体管的第二极与所述第三晶体管的第一极连接；

所述第三晶体管的栅极与所述输入信号端连接，所述第三晶体管的第二极与所述下拉节点连接；

所述第四晶体管的栅极与所述输入信号端连接，所述第四晶体管的第一极与第二直流电源端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述第二直流电源端连接，所述第五晶体管的第二极与所述下拉节点连接；

其中，所述第二晶体管与所述第三晶体管的极性相同，所述第四晶体管与所述第五晶体管的极性相同，所述第二晶体管与所述第四晶体管的极性相反。

可选地，所述锁存子模块包括：第一反相器；

所述第一反相器的输入端与所述下拉节点连接，所述第一反相器的输出端与所述上拉节点连接；

或者，所述锁存子模块包括：第六晶体管和第七晶体管；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与第一直流电源端连接，所述第六晶体管的第二极与所述上拉节点连接；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与第二直流电源端连接，所述第七晶体管的第二极与所述上拉节点连接；

其中，所述第六晶体管与所述第七晶体管的极性相反。

可选地，所述输出控制模块包括：与非门；

所述与非门的第一输入端与所述上拉节点连接，所述与非门的第二输入端与所述时钟信号端连接，所述与非门的输出端与所述控制节点连接；

或者，所述输出控制模块包括：第八晶体管、第九晶体管和第十晶体管；

所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第一极与第一直流电源端连接，所述第八晶体管的第二极与所述控制节点连接；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第一极与所述第十晶体管的第二极连接，所述第九晶体管的第二极与所述控制节点连接；

所述第十晶体管的栅极与所述时钟信号端连接，所述第十晶体管的第一极与第二直流电源端连接；

其中，所述第九晶体管与所述第十晶体管的极性相同，所述第八晶体管与所述第九晶体管的极性相反。

可选地，所述输出控制模块还包括：第十一晶体管；

所述第十一晶体管的栅极与所述时钟信号端连接，所述第十一晶体管的第一极与所述第一直流电源端连接，所述第十一晶体管的第二极与所述控制节点连接；

其中，所述第十一晶体管与所述第八晶体管的极性相同。

可选地，所述输出模块包括：第二反相器；

所述第二反相器的输入端与所述控制节点连接，所述第二反相器的输出端与所述输出端连接；

或者，所述输出模块包括：第十二晶体管和第十三晶体管；

所述第十二晶体管的栅极与所述控制节点连接，所述第十二晶体管的第一极与第一直流电源端连接，所述第十二晶体管的第二极与所述输出端连接；

所述第十三晶体管的栅极与所述控制节点连接，所述第十三晶体管的第一极与第二直流电源端连接，所述第十三晶体管的第二极与所述输出端连接；

其中，所述第十二晶体管和所述第十三晶体管的极性相反。

可选地，所述重置模块，包括：第十四晶体管；

所述第十四晶体管的栅极与所述使能信号端连接，所述第十四晶体管的第一极与第二直流电源端连接，所述第十四晶体管的第二极与所述上拉节点连接。

第二方面，提供一种栅极驱动电路，所述栅极驱动电路包括多个级联的如第一方面任一所述的移位寄存器单元。

第三方面，提供一种显示装置，所述显示装置包括第二方面所述的栅极驱动电路。

本实用新型提供的技术方案带来的有益效果是：

本实用新型提供了一种移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括依次串联的复位模块、输入模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。

本实用新型提供的技术方案带来的有益效果是：

本实用新型提供的移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种移位寄存器单元的结构示意图；

图2是本实用新型实施例提供的另一种移位寄存器单元的结构示意图；

图3是本实用新型实施例提供的又一种移位寄存器单元的结构示意图；

图4是本实用新型实施例提供的再一种移位寄存器单元的结构示意图；

图5是本实用新型实施例提供的再一种移位寄存器单元的结构示意图；

图6A是本实用新型实施例提供的一种移位寄存器单元的驱动方法的流程图；

图6B是本实用新型实施例提供的另一种移位寄存器单元的驱动方法的流程图；

图7是本实用新型实施例提供的一种移位寄存器单元的驱动过程的时序图；

图8是本实用新型实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本实用新型的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本实用新型实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本实用新型实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本实用新型各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。

在本实用新型下述实施例中，以第一电位相对于第二电位为高电位为例进行说明。

图1是本实用新型实施例提供的一种移位寄存器单元的结构示意图，参考图1，该移位寄存器单元可以包括：依次串联的复位模块10、锁存模块20、输出控制模块30和输出模块40。

复位模块10分别与输入信号端STV、复位信号端RST和上拉节点P连接，用于在来自复位信号端RST的复位信号的控制下，向上拉节点P输入来自输入信号端STV的输入信号。

例如，该复位模块10可以在复位信号的电位为第一电位时，向上拉节点P的输入处于第二电位的输入信号。

锁存模块20分别与输入信号端STV和上拉节点P，用于在上拉节点P的电位和输入信号的电位均为第二电位时，保持上拉节点P的电位为第二电位，以及，在输入信号的电位为第一电位时，控制上拉节点P的电位为第一电位。此时，该锁存模块20可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

输出控制模块30分别与上拉节点P、时钟信号端CLK和控制节点K连接，用于在上拉节点P的电位为第二电位时，控制控制节点K的电位为第一电位，以及，在上拉节点P的电位和来自时钟信号端CLK的时钟信号的电位均为第一电位时，控制控制节点K的电位为第二电位。

输出模块40分别与控制节点K和输出端OUT连接，用于在控制节点K的电位为第一电位时，控制输出端OUT的电位为第二电位，以及在控制节点K的电位为第二电位时，控制输出端OUT的电位为第一电位。

综上所述，本实用新型实施例提供的移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

进一步地，请参考图2，移位寄存器单元还可以包括：重置模块50。该重置模块50分别与使能信号端EN和上拉节点P连接，用于在来自使能信号端EN的使能信号的控制下，控制上拉节点P的电位为第二电位，对上拉节点P进行降噪，从而实现对输出端OUT的降噪，使得显示面板上的所有行像素均处于暗态，以实现对显示面板的放电。

例如，该重置模块50可以在使能信号端EN输出的使能信号为第一电位时，控制上拉节点P的电位为第二电位。

并且，请继续参考图2，锁存模块20可以包括：输入子模块201和锁存子模块202。

该输入子模块201分别与输入信号端STV、上拉节点P和下拉节点N连接，用于在上拉节点P的电位和输入信号的电位均为第二电位时，控制下拉节点N的电位为第一电位，以及，在输入信号的电位为第一电位时，控制下拉节点N的电位为第二电位。

该锁存子模块202分别与下拉节点N和上拉节点P连接，用于在下拉节点N的电位为第一电位时，控制上拉节点P的电位为第二电位，以及在下拉节点N的电位为第二电位时，控制上拉节点P的电位为第一电位。

图3是本实用新型实施例提供的另一种移位寄存器单元的结构示意图，该图3为复位模块10、输入子模块201、锁存子模块202、输出控制模块30和输出模块40由逻辑电路实现的一种电路示意图。

如图3所示，该复位模块10包括：选择性反相器101。该选择性反相器101的输入端与输入信号端STV连接，该选择性反相器101的控制端与复位信号端RST连接，该选择性反相器101的输出端与上拉节点P连接。

请继续参考图3，输入子模块201可以包括：或非门2011。该或非门2011的第一输入端与上拉节点P连接，或非门2011的第二输入端与输入信号端STV连接，或非门2011的输出端与下拉节点N连接。输入子模块201由或非门2011实现时，若该或非门2011的第一输入端和第二输入端输入的信号均为低电平时，其输出端输出的信号为高电平；若该或非门2011的第一输入端和第二输入端中任一输入端输入的信号为高电平时，其输出端输出的信号为低电平。

请继续参考图3，锁存子模块202可以包括：第一反相器2021。该第一反相器2021的输入端与下拉节点N连接，第一反相器2021的输出端与上拉节点P连接。当锁存子模块202由第一反相器2021实现时，能够通过下拉节点N的电位控制上拉节点P的电位，对上拉节点P进行充电或复位。

请继续参考图3，输出控制模块30可以包括：与非门301。该与非门301的第一输入端与上拉节点P连接，与非门301的第二输入端与时钟信号端CLK连接，与非门301的输出端与控制节点K连接。当输出控制模块30由与非门301实现时，若该与非门301的第一输入端和第二输入端输入的信号均为高电平时，其输出端输出低电平；若该与非门301的第一输入端和第二输入端中任一输入端输入的信号为高电平时，其输出端输出的信号为高电平。

请继续参考图3，输出模块40可以包括：第二反相器401。第二反相器401的输入端与控制节点K连接，第二反相器401的输出端与输出端OUT连接。当输出模块40由第二反相器401实现时，反相器输入端的信号与输出端OUT的信号的电位相反，能够保证输出模块40输出的信号的稳定性。

需要说明的是，当复位模块10、输入子模块201、锁存子模块202、输出控制模块30和输出模块40中的至少一个模块采用逻辑电路实现时，能够进一步减小栅极驱动电路在显示装置中所占用的版图面积。

进一步的，图4是本实用新型实施例提供的又一种移位寄存器单元的结构示意图，该图4为本实用新型实施例提供的移位寄存器单元由晶体管实现的一种电路示意图。

请参考图4，复位模块10可以包括：第一晶体管T1。该第一晶体管T1的栅极与复位信号端RST连接，第一晶体管T1的第一极与输入信号端STV连接，第一晶体管T1的第二极与上拉节点P连接。

请继续参考图4，该输入子模块201可以包括：第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5。

该第二晶体管T2的栅极与上拉节点P连接，该第二晶体管T2的第一极与第一直流电源端VGH连接，该第二晶体管T2的第二极与第三晶体管T3的第一极连接。

该第三晶体管T3的栅极与输入信号端STV连接，该第三晶体管T3的第二极与下拉节点N连接。

该第四晶体管T4的栅极与输入信号端STV连接，该第四晶体管T4的第一极与第二直流电源端VGL连接，该第四晶体管T4的第二极与下拉节点N连接。

该第五晶体管T5的栅极与上拉节点P连接，该第五晶体管T5的第一极与第二直流电源端VGL连接，该第五晶体管T5的第二极与下拉节点N连接。

其中，第二晶体管T2与第三晶体管T3的极性相同，第四晶体管T4与第五晶体管T5的极性相同，第二晶体管T2与第四晶体管T4的极性相反。例如：如图4所示，第二晶体管T2与第三晶体管T3为P型晶体管，第四晶体管T4与第五晶体管T5为N型晶体管。

请继续参考图4，锁存子模块202包括：第六晶体管T6和第七晶体管T7。

该第六晶体管T6的栅极与下拉节点N连接，该第六晶体管T6的第一极与第一直流电源端VGH连接，该第六晶体管T6的第二极与上拉节点P连接。

该第七晶体管T7的栅极与下拉节点N连接，该第七晶体管T7的第一极与第二直流电源端VGL连接，该第七晶体管T7的第二极与上拉节点P连接。

其中，第六晶体管T6与第七晶体管T7的极性相反。例如：如图4所示，第六晶体管T6为P型晶体管，第七晶体管T7为N型晶体管。

请继续参考图4，输出控制模块30包括：第八晶体管T8、第九晶体管T9和第十晶体管T10。

该第八晶体管T8的栅极与上拉节点P连接，该第八晶体管T8的第一极与第一直流电源端VGH连接，该第八晶体管T8的第二极与控制节点K连接。

该第九晶体管T9的栅极与上拉节点P连接，该第九晶体管T9的第一极与第十晶体管T10的第二极连接，该第九晶体管T9的第二极与控制节点K连接。

该第十晶体管T10的栅极与时钟信号端CLK连接，该第十晶体管T10的第一极与第二直流电源端VGL连接。

其中，第九晶体管T9与第十晶体管T10的极性相同，第八晶体管T8与第九晶体管T9的极性相反。例如：如图4所示，第八晶体管T8为P型晶体管，第九晶体管T9和第十晶体管T10为N型晶体管。

进一步地，请参考图5，输出控制模块30还包括：第十一晶体管T11。

第十一晶体管T11的栅极与时钟信号端CLK连接，第十一晶体管T11的第一极与第一直流电源端VGH连接，第十一晶体管T11的第二极与控制节点K连接。其中，该第十一晶体管T11与第八晶体管T8的极性相同，例如：如图5所示，第十一晶体管T11为P型晶体管。并且，通过来自时钟信号端CLK输出的时钟信号控制第十一晶体管T11，能够提高对控制节点K电位的控制的稳定性，进而保证输出模块40输出的电压的稳定性。

请继续参考图4，输出模块40包括：第十二晶体管T12和第十三晶体管T13。

该第十二晶体管T12的栅极与控制节点K连接，该第十二晶体管T12的第一极与第一直流电源端VGH连接，该第十二晶体管T12的第二极与输出端OUT连接。

该第十三晶体管T13的栅极与控制节点K连接，该第十三晶体管T13的第一极与第二直流电源端VGL连接，该第十三晶体管T13的第二极与输出端OUT连接。

其中，第十二晶体管T12和第十三晶体管T13的极性相反。例如：如图4所示，第十二晶体管T12为P型晶体管，第十三晶体管T13为N型晶体管。

请继续参考图5，重置模块50包括：第十四晶体管T14。

该第十四晶体管T14的栅极与使能信号端EN连接，该第十四晶体管T14的第一极与第二直流电源端VGL连接，该第十四晶体管T14的第二极与上拉节点P连接。

需要说明的是，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，以实现脉冲信号的相位延迟，通过输出控制模块30对控制控制节点的电位进行控制，能够对相位延迟的大小进行调节，并相应的调制脉冲信号的宽度，以及，输出模块可根据该控制节点实现对输出端的电位的控制。

并且，本实用新型实施例提供的移位寄存单元还可以通过逻辑电路和晶体管共同实现，例如：复位模块10和输入子模块201可以由晶体管实现，锁存子模块202、输出控制模块30和输出模块40可以由逻辑电路实现。

综上所述，本实用新型实施例提供的移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

图6A是本实用新型实施例提供的一种移位寄存器单元的驱动方法的流程图，该方法可以用于驱动如图1至图5任一所示的移位寄存器单元，如图6A所示，该方法可以包括：充电阶段、输出阶段和复位阶段，具体如下：

步骤601、充电阶段中，输入信号端输出的输入信号为第一电位，锁存模块在输入信号的控制下，控制上拉节点的电位为第一电位。

步骤602、输出阶段中，时钟信号端输出的时钟信号为第一电位，上拉节点保持第一电位，输出控制模块在上拉节点和时钟信号的控制下，控制控制节点的电位为第二电位，输出模块在控制节点的控制下，控制输出端的电位为第一电位。

步骤603、复位阶段中，复位信号端输出的复位信号为第一电位，输入信号为第二电位，复位模块在复位信号的控制下，控制上拉节点的电位为第二电位，锁存模块在上拉节点和输入信号的控制下，保持上拉节点的电位为第二电位，输出控制模块在上拉节点的控制下，控制控制节点的电位为第一电位，输出模块在控制节点的控制下，控制输出端的电位为第二电位。

综上所述，本实用新型实施例提供的移位寄存器单元的驱动方法，该驱动方法可以包括充电阶段、输出阶段和复位阶段，且移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

图6B是本实用新型实施例提供的另一种移位寄存器单元的驱动方法的流程图，如图6B所示，该方法可以包括：保持阶段、充电阶段、输出阶段和复位阶段，具体如下：

步骤701、保持阶段中，使能信号端输出的使能信号为第一电位，重置模块在使能信号的控制下，控制上拉节点的电位为第二电位，输出控制模块在上拉节点的控制下，控制控制节点的电位为第一电位，输出模块在控制节点的控制下，控制输出端的电位为第二电位。

步骤702、充电阶段中，输入信号端输出的输入信号为第一电位，输入子模块在输入信号的控制下，控制下拉节点的电位为第二电位，锁存子模块在下拉节点的控制下，控制上拉节点的电位为第一电位。

步骤703、输出阶段中，时钟信号端输出的时钟信号为第一电位，上拉节点保持第一电位，输出控制模块在上拉节点和时钟信号的控制下，控制控制节点的电位为第二电位，输出模块在控制节点的控制下，控制输出端的电位为第一电位。

步骤704、复位阶段中，复位信号端输出的复位信号为第一电位，输入信号为第二电位，复位模块在复位信号的控制下，控制上拉节点的电位为第二电位，输入子模块在上拉节点和输入信号的控制下，控制下拉节点的电位为第一电位，锁存子模块在下拉节点的控制下，控制上拉节点的电位为第二电位，输出控制模块在上拉节点的控制下，控制控制节点的电位为第一电位，输出模块在控制节点的控制下，控制输出端的电位为第二电位。

综上所述，本实用新型实施例提供的移位寄存器单元的驱动方法，该驱动方法可以包括充电阶段、输出阶段和复位阶段，且移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

图7是本实用新型实施例提供的一种移位寄存器单元的驱动过程的时序图，以图5所示的移位寄存器单元为例，详细介绍本实用新型实施例提供的移位寄存器单元的驱动原理。

请参考图7，保持阶段t1中，使能信号端EN输出的使能信号为第一电位，输入信号端STV输出的输入信号为第二电位，第一直流电源端VGH输出的第一电源信号为第一电位，第二直流电源端VGL输出的第二电源信号为第二电位，此时，第十四晶体管T14在使能信号端EN的作用下开启，第二直流电源端VGL通过该第十四晶体管T14向上拉节点P输入第二电源信号，以实现对上拉节点P的降噪。并且，在该上拉节点P的驱动下，第八晶体管T8开启，第一直流电源端VGH通过该第八晶体管T8向控制节点K输入第一电源信号，相应的，在该控制节点K的驱动下，第十三晶体管T13开启，第二直流电源端VGL通过该第十三晶体管T13向输出端OUT输入第二电源信号，对输出端OUT进行降噪，进而实现对显示面板的放电。

进一步，在上拉节点P的驱动下，第二晶体管T2开启，以及，在输入信号的控制下，第三晶体管T3开启，第一直流电源端VGH通过第二晶体管T2和第三晶体管T3向下拉节点N输入第一电源信号。并且，在该下拉节点N的驱动下，第七晶体管T7开启，第二直流电源端VGL通过该第七晶体管T7向上拉节点P输入第二电源信号，以稳定上拉节点P的电压，保证对上拉节点P的有效降噪。

充电阶段t2中，输入信号端STV输出的输入信号为第一电位，时钟信号端CLK输出的时钟信号为第二电位，第一直流电源端VGH输出的第一电源信号为第一电位，第二直流电源端VGL输出的第二电源信号为第二电位，此时，第四晶体管T4在输入信号的控制下开启，第二直流电源端VGL通过该第四晶体管T4向下拉节点N输入第二电源信号。并且，在该下拉节点N的驱动下，第六晶体管T6开启，第一直流电源端VGH通过该第六晶体管T6向上拉节点P输入第一电源信号，为该上拉节点P充电。同时，第十一晶体管T11在时钟信号的控制下开启，第一直流电源端VGH通过该第十一晶体管T11向控制节点K输入第一电源信号，以及，在该控制节点K的驱动下，第十三晶体管T13开启，第二直流电源端VGL向输出端OUT输入第二电源信号。

在输出阶段t3中，时钟信号端CLK输出的时钟信号为第一电位，第一直流电源端VGH输出的第一电源信号为第一电位，第二直流电源端VGL输出的第二电源信号为第二电位，第十晶体管T10在时钟信号的控制下开启，同时，上拉节点P保持第一电位，第九晶体管T9在该上拉节点P的驱动下开启，第二直流电源端VGL通过第十晶体管T10和第九晶体管T9向控制节点K输入第二电源信号，在该控制节点K的驱动下，第十二晶体管T12开启，第一直流电源端VGH通过该第十二晶体管T12向输出端OUT输入第一电源信号，以驱动显示面板中的像素单元。

进一步地，第五晶体管T5在上拉节点P的驱动下开启，第二直流电源端VGL通过该第五晶体管T5向下拉节点N输入第二电源信号，在该下拉节点N的驱动下，第六晶体管T6开启，第一直流电源端VGH通过该第六晶体管T6向上拉节点P输入第一电源信号。并且，由于第十二晶体管T12和第十三晶体管T13的栅极均与控制节点K连接，第十二晶体管T12和第十三晶体管T13的极性相反，当控制节点K为第二电位时，第十三晶体管T13关断，能够避免其他信号对输出端OUT的电平造成影响，保证了移位寄存器单元输出信号的稳定性。

在复位阶段t4中，复位信号端RST输出的复位信号为第一电位，输入信号端STV输出的输入信号为第二电位，时钟信号端CLK输出的时钟信号为第二电位，第一直流电源端VGH输出的第一电源信号为第一电位，第二直流电源端VGL输出的第二电源信号为第二电位，此时，第一晶体管T1在复位信号的控制下开启，输入信号端STV通过该第一晶体管T1向上拉节点P输入输入信号，对该上拉节点P进行复位。第二晶体管T2在该上拉节点P的驱动下开启，以及，第三晶体管T3在输入信号的控制下开启，第一直流电源端VGH通过第二晶体管T2和第三晶体管T3向下拉节点N输入第一电源信号，第七晶体管T7在该下拉节点N的驱动下开启，第二直流电源端VGL通过该第七晶体管T7向上拉节点P输入第二电源信号，进一步实现对上拉节点P的复位。并且，第八晶体管T8在该上拉节点P的驱动下开启，以及，第十一晶体管T11在时钟信号的控制下开启，第一直流电源端VGH分别通过第八晶体管T8和第十一晶体管T11向控制节点K输入第一电源信号，第十三晶体管T13在该控制节点K的驱动下开启，第二直流电源端VGL通过该第十三晶体管T13向输出端OUT输入第二电源信号，以实现对输出端OUT的复位。并且，分别通过第八晶体管T8和第十一晶体管T11向控制节点K输入第一电源信号，能够提高对控制节点K电位的控制的稳定性，进而实现对输出端OUT的有效复位。

在实际应用中，该各个电源端和信号端输出的信号的具体电平值可以根据实际电路需要进行调整，例如，第一电源信号的电平可以为8V，第二电源信号的电平可以为-8V，每个时钟信号的高电平也可以为8V，本实用新型实施例对此不做限定。

需要说明的是，在上述实施例中，均是以第一晶体管T1、第四晶体管T4、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十晶体管T10、第十三晶体管T13和第十四晶体管T14为N型晶体管，第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第十一晶体管T11和第十二晶体管T12为P型晶体管，且第一电位相对于该第二电位为高电位为例进行的说明。当然，第一晶体管T1、第四晶体管T4、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十晶体管T10、第十三晶体管T13和第十四晶体管T14还可以采用P型晶体管，第二晶体管T2、第三晶体管T3、第六晶体管T6、第八晶体管T8、第十一晶体管T11和第十二晶体管T12还可以采用N型晶体管，该第一电位相对于该第二电位可以为低电位，此时，该各个信号端的电位变化可以与图7所示的电位变化相反。

综上所述，本实用新型实施例提供的移位寄存器单元的驱动方法，该驱动方法可以包括充电阶段、输出阶段和复位阶段，且移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

本实用新型实施例提供了一种栅极驱动电路，该栅极驱动电路可以包括多个级联的移位寄存器单元，且每个移位寄存器单元均为图1至图5任一所示的移位寄存器单元。该多个移位寄存器单元中，每一级移位寄存器单元的输入信号端STV与上一级移位寄存器单元的输出端OUT连接，每一级移位寄存器单元的复位信号端RST与下一级移位寄存器单元的输出端OUT连接。示例地，图8是本实用新型实施例提供的一种栅极驱动电路的局部结构示意图，该图8所示的结构中包括两个级联的移位寄存单元，其中每个移位寄存器单元可以为图3所示的移位寄存器单元。

需要说明的是，在制造该栅极驱动电路时，可以基于互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)工艺，先在衬底基板(例如：玻璃基板)上制造晶体管(例如：薄膜晶体管TFT)，以形成P型和N型晶体管，然后基于形成的晶体管形成各种逻辑电路，以构建复位模块10、输入子模块201、锁存子模块202、输出控制模块30和输出模块40等模块，然后将各模块级联，以构建成栅极驱动电路。

并且，在制造TFT时，其有源层可以采用非晶硅(Amorphous silicon，a-Si)、多晶硅(Poly-silicon，p-Si)和氧化物等材料，并且，在达到相同充电量的前提下，由p-Si制成的TFT的尺寸会更小，这不仅会有效提升有效显示区(active area，AA)的开口率，同时也会减小移位寄存器单元的尺寸，从而减小显示面板的边框，以便于显示装置全屏化或者柔性无边框的实现。

综上所述，本实用新型实施例提供的栅极驱动电路的多个移位寄存器单元包括依次串联的复位模块、锁存模块、输出控制模块和输出模块，相对于相关技术，在该移位寄存器单元的充电、输出和复位过程中，各个模块中的元件能够实现复用，减少了移位寄存器单元所包括的元件的数量，进而有效减小了栅极驱动电路在显示装置中所占用的版图面积，有利于超窄边框的实现。并且，通过锁存模块对上拉节点的电位进行控制，可对移位信号进行静态存储，能够有效节省功耗并提高移位寄存器单元中传输的信号的抗干扰能力。

本实用新型实施例提供一种显示装置，该显示装置可以包括如图8所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本实用新型实施例还提供了一种存储介质，该存储介质内存储有计算机程序，计算机程序被处理器执行时实现本实用新型实施例提供的移位寄存器单元的驱动方法。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (12)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：依次串联的复位模块、锁存模块、输出控制模块和输出模块；

所述复位模块分别与输入信号端、复位信号端和上拉节点连接，用于在来自所述复位信号端的复位信号的控制下，向所述上拉节点输入来自所述输入信号端的输入信号；

所述锁存模块分别与所述输入信号端和所述上拉节点，用于在所述上拉节点的电位和所述输入信号的电位均为第二电位时，保持所述上拉节点的电位为第二电位，以及，在所述输入信号的电位为第一电位时，控制所述上拉节点的电位为第一电位；

所述输出控制模块分别与所述上拉节点、时钟信号端和控制节点连接，用于在所述上拉节点的电位为第二电位时，控制所述控制节点的电位为第一电位，以及，在所述上拉节点的电位和来自所述时钟信号端的时钟信号的电位均为第一电位时，控制所述控制节点的电位为第二电位；

所述输出模块分别与所述控制节点和输出端连接，用于在所述控制节点的电位为第一电位时，控制所述输出端的电位为第二电位，以及在所述控制节点的电位为第二电位时，控制所述输出端的电位为第一电位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：重置模块；

所述重置模块分别与使能信号端和所述上拉节点连接，用于在来自所述使能信号端的使能信号的控制下，控制所述上拉节点的电位为第二电位。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述复位模块包括：选择性反相器；

所述选择性反相器的输入端与所述输入信号端连接，所述选择性反相器的控制端与所述复位信号端连接，所述选择性反相器的输出端与所述上拉节点连接；

或者，所述复位模块包括：第一晶体管；

所述第一晶体管的栅极与所述复位信号端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述上拉节点连接。

4.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述锁存模块包括：输入子模块和锁存子模块；

所述输入子模块分别与所述输入信号端、所述上拉节点和下拉节点连接，用于在所述上拉节点的电位和所述输入信号的电位均为第二电位时，控制所述下拉节点的电位为第一电位，以及，在所述输入信号为第一电位时，控制所述下拉节点的电位为第二电位；

所述锁存子模块分别与所述下拉节点和所述上拉节点连接，用于在所述下拉节点的电位为第一电位时，控制所述上拉节点的电位为第二电位，以及在所述下拉节点的电位为第二电位时，控制所述上拉节点的电位为第一电位。

5.根据权利要求4所述的移位寄存器单元，其特征在于，

所述输入子模块包括：或非门；

所述或非门的第一输入端与所述上拉节点连接，所述或非门的第二输入端与所述输入信号端连接，所述或非门的输出端与所述下拉节点连接；

或者，所述输入子模块包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与第一直流电源端连接，所述第二晶体管的第二极与所述第三晶体管的第一极连接；

所述第三晶体管的栅极与所述输入信号端连接，所述第三晶体管的第二极与所述下拉节点连接；

所述第四晶体管的栅极与所述输入信号端连接，所述第四晶体管的第一极与第二直流电源端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述第二直流电源端连接，所述第五晶体管的第二极与所述下拉节点连接；

其中，所述第二晶体管与所述第三晶体管的极性相同，所述第四晶体管与所述第五晶体管的极性相同，所述第二晶体管与所述第四晶体管的极性相反。

6.根据权利要求4所述的移位寄存器单元，其特征在于，

所述锁存子模块包括：第一反相器；

所述第一反相器的输入端与所述下拉节点连接，所述第一反相器的输出端与所述上拉节点连接；

或者，所述锁存子模块包括：第六晶体管和第七晶体管；

所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与第一直流电源端连接，所述第六晶体管的第二极与所述上拉节点连接；

所述第七晶体管的栅极与所述下拉节点连接，所述第七晶体管的第一极与第二直流电源端连接，所述第七晶体管的第二极与所述上拉节点连接；

其中，所述第六晶体管与所述第七晶体管的极性相反。

7.根据权利要求1或2所述的移位寄存器单元，其特征在于，

所述输出控制模块包括：与非门；

所述与非门的第一输入端与所述上拉节点连接，所述与非门的第二输入端与所述时钟信号端连接，所述与非门的输出端与所述控制节点连接；

或者，所述输出控制模块包括：第八晶体管、第九晶体管和第十晶体管；

所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第一极与第一直流电源端连接，所述第八晶体管的第二极与所述控制节点连接；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第一极与所述第十晶体管的第二极连接，所述第九晶体管的第二极与所述控制节点连接；

所述第十晶体管的栅极与所述时钟信号端连接，所述第十晶体管的第一极与第二直流电源端连接；

其中，所述第九晶体管与所述第十晶体管的极性相同，所述第八晶体管与所述第九晶体管的极性相反。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述输出控制模块还包括：第十一晶体管；

所述第十一晶体管的栅极与所述时钟信号端连接，所述第十一晶体管的第一极与所述第一直流电源端连接，所述第十一晶体管的第二极与所述控制节点连接；

其中，所述第十一晶体管与所述第八晶体管的极性相同。

9.根据权利要求1或2所述的移位寄存器单元，其特征在于，

所述输出模块包括：第二反相器；

所述第二反相器的输入端与所述控制节点连接，所述第二反相器的输出端与所述输出端连接；

或者，所述输出模块包括：第十二晶体管和第十三晶体管；

所述第十二晶体管的栅极与所述控制节点连接，所述第十二晶体管的第一极与第一直流电源端连接，所述第十二晶体管的第二极与所述输出端连接；

所述第十三晶体管的栅极与所述控制节点连接，所述第十三晶体管的第一极与第二直流电源端连接，所述第十三晶体管的第二极与所述输出端连接；

其中，所述第十二晶体管和所述第十三晶体管的极性相反。

10.根据权利要求2所述的移位寄存器单元，其特征在于，所述重置模块，包括：第十四晶体管；

所述第十四晶体管的栅极与所述使能信号端连接，所述第十四晶体管的第一极与第二直流电源端连接，所述第十四晶体管的第二极与所述上拉节点连接。

11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的如权利要求1至10任一所述的移位寄存器单元。

12.一种显示装置，其特征在于，所述显示装置包括权利要求11所述的栅极驱动电路。