CN207250524U

CN207250524U - 一种半导体功率器件

Info

Publication number: CN207250524U
Application number: CN201721283724.7U
Authority: CN
Inventors: 朱辉; 肖秀光
Original assignee: BYD Co Ltd; Shenzhen BYD Microelectronics Co Ltd
Current assignee: BYD Semiconductor Co Ltd
Priority date: 2017-09-30
Filing date: 2017-09-30
Publication date: 2018-04-17
Anticipated expiration: 2027-09-30

Abstract

本实用新型提供一种半导体功率器件，包括：衬底；阱区；阱区接触层；发射极区；栅极氧化层；栅极保护层；接触电极；所述衬底的背面设有贯穿至缓冲层且间隔排列的沟槽，所述沟槽中填充有导电介质；集电极区，所述集电极区设置在所述缓冲层中且与所述沟槽的底面相对应。该半导体功率器件，通过在衬底的背面设置间隔排列沟槽，通过沟槽的总宽度来调整集电极区域的大小，从而控制集电极空穴的注入效率；另外该结构的该半导体功率器件能够在保证性能的基础上增加芯片厚度，不易导致碎片，增加了生产良率。

Description

一种半导体功率器件

技术领域

本实用新型涉及半导体技术领域，具体的，涉及一种半导体功率器件。

背景技术

绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor——IGBT）结合了MOSFET和BJT的优势，具有开关速度快、驱动电路简单、低导通损耗等优点，广泛应用于工业、汽车电子、电力系统、家电等领域。其中，对于FS-IGBT来说，为了得到比较好的正向导通压降与开关损耗的折中关系，一般FS-IGBT均需做到很薄的厚度，太薄的厚度在生产放置和运输过程容易引发碎片，翘曲等问题，并且给物流运输增加了很大的困难。另外，现有FS-IGBT在背面作集电极时需进行离子注入，不易控制空穴注入效率，容易导致较薄的晶片碎片，而且在背面蒸镀金属层作接触电极也容易导致碎片。

实用新型内容

本实用新型为解决上述技术问题之一，提供一种半导体功率器件，该半导体功率器件能够在保证性能的基础上增加芯片厚度，不易导致碎片，增加了生产良率。

本实用新型提供一种半导体功率器件，包括：衬底；位于衬底之上依次设置的缓冲层和漂移区；阱区，所述阱区位于所述漂移区中，且靠近漂移区上表面设置；阱区接触层，所述阱区接触层位于所述阱区中，且靠近漂移区上表面设置；发射极区，所述发射极区位于所述阱区和阱区接触层中，且靠近漂移区上表面设置；栅极氧化层，所述栅极氧化层位于所述漂移区的上表面；栅极，所述栅极位于所述栅极氧化层的上表面；栅极保护层，所述栅极保护层位于所述栅极的上表面，及覆盖栅极氧化层和栅极的侧面；接触电极，所述接触电极位于所述栅极氧化层的上表面，且与发射极区和阱区接触层相连；所述衬底的背面设有贯穿至缓冲层且间隔排列的沟槽，所述沟槽中填充有导电介质；集电极区，所述集电极区设置在所述缓冲层中且与所述沟槽的底面相对应。

在一个实施例中，所述导电介质为多晶硅或金属。

在一个实施例中，所述沟槽在所述衬底的背面均匀间隔排列。

在一个实施例中，所述沟槽的深度为10-100um。

在一个实施例中，所述阱区的深度为3～6微米。

在一个实施例中，所述栅极氧化层的厚度为0.08～0.12微米。

在一个实施例中，所述栅极的厚度为0.6～1.2微米。

在一个实施例中，所述栅极保护层的厚度为0.6um～2微米。

本实用新型提供的半导体功率器件，通过在衬底的背面设置间隔排列沟槽，通过沟槽的总宽度来调整集电极区域的大小，从而控制集电极空穴的注入效率；另外该结构的该半导体功率器件能够在保证性能的基础上增加芯片厚度，不易导致碎片，增加了生产良率。

附图说明

图1是本实用新型实施例提供的半导体功率器件的结构示意图；

图2a-2j是本实用新型实施例提供的半导体功率器件的制作过程示意图。

具体实施方式

下面详细描述本实用新型的实施例。下面描述的实施例是示例性的，仅用于解释本实用新型，而不能理解为对本实用新型的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。

如图1所示，本实用新型提供一种半导体功率器件，包括：衬底203；位于衬底203之上依次设置的缓冲层202和漂移区201；阱区206，所述阱区206位于所述漂移区201中，且靠近漂移区201上表面设置；阱区接触层208，所述阱区接触层208位于所述阱区206中，且靠近漂移区201上表面设置；发射极区207，所述发射极区207位于所述阱区206和阱区接触层208中，且靠近漂移区201上表面设置；栅极氧化层204，所述栅极氧化层204位于所述漂移区201的上表面；栅极205，所述栅极205位于所述栅极氧化层204的上表面；栅极保护层209，所述栅极保护层209位于所述栅极205的上表面，及覆盖栅极氧化层204和栅极205的侧面；接触电极210，所述接触电极210位于所述栅极氧化层209的上表面，且与发射极区207和阱区接触层208相连；所述衬底203的背面设有贯穿至缓冲层202且间隔排列的沟槽，所述沟槽中填充有导电介质213；集电极区212，所述集电极区212设置在所述缓冲层中202且与所述沟槽的底面相对应。在本实用新型实施例中，该半导体功率器件为IGBT功率器件。

本实用新型提供的半导体功率器件，通过在衬底203的背面设置间隔排列沟槽，集电极区212与沟槽的底面相对应，可通过设置沟槽的总宽度来调整集电极区域的大小，从而控制集电极空穴的注入效率；另外该结构的该半导体功率器件能够在保证性能的基础上增加芯片厚度，不易导致碎片，增加了生产良率。

根据本实用新型的实施例，可以采用的衬底203的具体种类没有特别限制，本领域技术人员可以根据需要灵活选择，例如包括但不限于硅衬底等。在本实用新型的一些实施例中，衬底203为重掺杂N型硅衬底。由此，有利于提高功率器件的使用性能。

根据本实用新型的实施例，在衬底203上进行使用外延生长方式形成缓冲层202和漂移区201，缓冲层即是场截止层（FS层），缓冲层202具体注入的离子种类和注入量均没有特别限制，本领域技术人员可以根据实际使用要求进行选择。例如，在本实用新型的一些实施例中，漂移区201可以为N-型区域。

根据本实用新型的实施例，形成栅极氧化层204的具体材料、具体方法均没有特别限制，本领域技术人员可以根据需要灵活选择。在本实用新型的一些实施例中，形成栅极氧化层204的材料可以为二氧化硅、氮氧化硅等，形成栅极氧化层204的方法可以为热生长法等，栅极氧化层204的厚度可以为0.08～0.12微米。由此，材料来源广泛，且具有合适的介电常数，使得器件具有良好的使用性能，另外上述形成方法步骤操作简单，易于控制，同时，在上述厚度范围内，可以使得器件具有合适的电容值，利于进一步提高器件的使用性能。

根据本实用新型的实施例，形成栅极205的材料、方法也没有特别限制，例如形成栅极205的材料可以包括但不限于金属、多晶硅等，形成栅极205的方法包括但不限于化学气相沉积、物理气相沉积等。在本实用新型的一些实施例中，栅极205可以由N型重掺杂的多晶硅形成，可以通过化学气相沉积法形成，且厚度可以为0.6～1.2微米。

根据本实用新型实施例，通过光刻、刻蚀、注入等一系列常规MOSFET正面工艺形成阱区206、阱区接触层208和发射极区207。在本实用新型的一些实施例中，阱区206为P型掺杂，其深度为3～6微米；阱区接触层208为P型重掺杂，掺杂浓度范围在1e19-1e21/cm³。设置阱区接触层可减小阱区与发射极区直接的寄生二极管开启的概率，使得器件不发生闩锁，提高器件的可靠性；发射极区207为N型重掺杂，掺杂浓度范围为1E19-1E21cm^-3。

根据本实用新型的实施例，为了保护栅极205不受损伤、并与接触电极210有效隔离，需要在栅极表面形成一层栅极保护层209，具体的，形成该栅极保护层209的具体材料、方法没有特别限制，本领域技术人员可以根据实际条件灵活选择。在本实用新型的一些实施例中，可以通过化学气相沉积法形成二氧化硅、氮氧化硅等保护层。由此，可以有效隔离栅极与接触电极，保护栅极不受损伤，进而提高器件的使用性能。

根据本实用新型的实施例，所述接触电极210位于所述栅极保护层的上表面，并且贯穿栅极保护层与发射极区和阱区接触层相连。形成接触电极的材料也没有特别限制，只要具有良好的导电性能，本领域技术人员可以根据需要灵活选择。在本实用新型的一些实施例中，可以采用金属AlSiCu形成接触电极。由此，材料来源广泛，易于加工，且成本较低。

根据本实用新型实施例，所述衬底203的背面设有贯穿至缓冲层且间隔排列的沟槽，所述沟槽的深度为10-100um。具体的，在衬底背面设置掩膜，用于刻蚀沟槽以及可用于形成集电极区注入的掩膜，集电极区为P型掺杂。沟槽中填充导电介质213，作为集电极的连接线，以连接到衬底背面，所述导电介质可为多晶硅或者金属。本实用新型在衬底的背面设置沟槽，可通过调整沟槽的总宽度控制集电极区域大小，从而控制集电极空穴的注入效率，在离子注入过程中不易导致碎片。

如附图2a-2j所示，本实用新型实施例提供的半导体功率器件制造流程如下：

1)在高浓度掺杂的n型衬底203上通过外延生长形成缓冲层202和漂移区201，如图2a；

2)在漂移区201上生长一层高质量的氧化层作为栅极氧化层204，然后淀积一层N型掺杂多晶硅，形成栅极205，如图2b；

3)通过光刻、刻蚀、注入等一系列常规MOSFET正面工艺形成阱区206、阱区接触层208以及发射极区207，如图2c；

4)淀积形成栅极保护层209，然后在栅极保护层209上开接触孔，溅射正面金属形成接触电极210，如图2d；

5)正面贴膜，将整个功率器件减薄到指定的厚度，如图2e；

6)在衬底背面淀积作为沟槽刻蚀的掩膜211，如图2f；

7)刻蚀掩膜211以及并刻蚀出沟槽，沟槽刻蚀至缓冲层202表面，如图2g；

8)注入B（硼）离子并激活，在沟槽内形成P型集电极区212，如图2h；

9)使用导电介质213例如P型重掺杂多晶硅或者金属，填满衬底203背面的沟槽，如图2i；

10)通过背面研磨或者化学机械抛光将衬底背面掩膜磨去以及使得衬底203背面平整，如图2j；

11)最后在衬底背面蒸镀背面金属层形成半导体功率器件。

本实用新型提供的半导体功率器件，通过在衬底的背面设置间隔排列沟槽，集电极区与沟槽的底面相对应，通过沟槽的总宽度来调整集电极区域的大小，从而控制集电极空穴的注入效率；另外该结构的该半导体功率器件能够在保证性能的基础上增加芯片厚度，不易导致碎片，增加了生产良率。

在本实用新型的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims

1.一种半导体功率器件，其特征在于，包括：

衬底；

位于衬底之上依次设置的缓冲层和漂移区；

阱区，所述阱区位于所述漂移区中，且靠近漂移区上表面设置；

阱区接触层，所述阱区接触层位于所述阱区中，且靠近漂移区上表面设置；

发射极区，所述发射极区位于所述阱区和阱区接触层中，且靠近漂移区上表面设置；

栅极氧化层，所述栅极氧化层位于所述漂移区的上表面；

栅极，所述栅极位于所述栅极氧化层的上表面；

栅极保护层，所述栅极保护层位于所述栅极的上表面，及覆盖栅极氧化层和栅极的侧面；

接触电极，所述接触电极位于所述栅极氧化层的上表面，且与发射极区和阱区接触层相连；

所述衬底的背面设有贯穿至缓冲层且间隔排列的沟槽，所述沟槽中填充有导电介质；

集电极区，所述集电极区设置在所述缓冲层中且与所述沟槽的底面相对应。

2.如权利要求1所述的半导体功率器件，其特征在于，所述导电介质为多晶硅或金属。

3.如权利要求1所述的半导体功率器件，其特征在于，所述沟槽在所述衬底的背面均匀间隔排列。

4.如权利要求3所述的半导体功率器件，其特征在于，所述沟槽的深度为10-100um。

5.如权利要求1所述的半导体功率器件，其特征在于，所述阱区的深度为3～6微米。

6.如权利要求1所述的半导体功率器件，其特征在于，所述栅极氧化层的厚度为0.08～0.12微米。

7.如权利要求6所述的半导体功率器件，其特征在于，所述栅极的厚度为0.6～1.2微米。

8.如权利要求1所述的半导体功率器件，其特征在于，所述栅极保护层的厚度为0.6um～2微米。