CN207249522U - 稳压电路 - Google Patents

Abstract

公开了一种稳压电路，包括：功率级电路，用于在第一状态下根据第一控制信号将输入电压转换为输出电压或在第二状态下根据第二控制信号将输入电压转换为输出电压并提供给负载；反馈电路，耦接功率级电路，用于根据输出电压生成反馈电压；电压控制电路，耦接反馈电路和功率级电路用于根据第一参考电压和反馈电压生成第一控制信号；电流控制电路，耦接功率级电路以及电压控制电路，用于对所述功率级电路的输出电流取样以生成采样电流，再以映射方式生成反馈电流，并根据参考电流和反馈电流生成第二控制信号；其中，当功率级电路的输出电流大于预设电流时，功率级电路从第一状态转换成第二状态。本实用新型通过晶体管的串联使电压控制电路和电流控制电路之间进行软切换。

Description

稳压电路

技术领域

本实用新型属于集成电路技术领域，更具体地，涉及一种稳压电路。

背景技术

在电子设备中，电源电压通常都可能在较大的范围内变化，例如便携式设备中的锂离子电池充满电时能够提供4.2伏特的电压，放电完后仅能提供2.3伏特的电压，变化范围很大。而电子设备的工作电路通常需要稳定的电源电压，因此目前通常在电源的输出端加入低压差线性稳压器(Low Dropout Regulator，LDO)电路，由于低压差线性稳压器具有设定的稳压电压，其首先将实际电源电压转换为所述设定的稳压电压，再将转换后的稳压电压提供给工作电路，这样就保证了电子设备的电源电压变化时，通过低压差线性稳压器提供给工作电路的电压始终稳定。

图1示出了现有技术中稳压电路的主要架构图。如图1所示，所述 LDO电路包括功率级电路101、负载102、反馈电路103、电压控制电路104以及偏置电流源Ib，其中，功率级电路101包括第一晶体管M1 和第二晶体管M2，所述第一晶体管M1的控制极和第二晶体管M2的控制极连接，所述第一晶体管M1的第一极和第二晶体管M2的第一极与输入电压Vin连接，所述第一晶体管M1的控制极和第二极连接，所述第二晶体管M2的第二极与输出电压Vout连接；负载102包括输出电容 Cout以及输出电阻Rout，其中，所述输出电容Cout以及输出电阻Rout 并联连接在输出电压Vout与接地端GND之间。

所述反馈电路103根据输出电压Vout生成反馈电压Vfb。所述偏置电流源Ib连接在电源电压Vdd和第二晶体管M2的第二极之间，为电路提供偏置电流Ib。

所述电压控制电路104包括放大器OP和第三晶体管M3，所述放大器OP的输入端分别接收参考电压Vref以及反馈电压Vfb，输出端与第三晶体管M3的控制极连接。所述第三晶体管M3的第一极与电源电压 Vdd连接，第二极与所述第一晶体管M1的第二极连接。

由于输出电压Vout和反馈电压Vfb都维持在低电压，而基准电压 Vref通常会提前建立好，此时，电压控制电路104的放大器输出很大，第三晶体管M3和第一晶体管M1的瞬态电流很高，进而导致第二晶体管M2的瞬态输出电流很高。

现有技术中为了消除第二晶体管M2的浪涌电流，会增加电流控制电路105，与放大器OP和第三晶体管M3之间的节点A连接，对LDO 电路的最大输出电流进行限制，避免输出电压建立出现浪涌电流。由于节点A一般为高阻抗节点，电流控制电路105直接连接节点A，对电压控制电路104造成影响，同时容易造成电压控制电路104和电流控制电路105的硬切换，使得电压控制电路104和电流控制电路105在切换过程中不平滑。另外第三晶体管M3、第一晶体管M1以及第二晶体管M2 的第一极和第二极之间的跨压过大，则需要使用高压管，增加了生产成本。

发明内容

本实用新型的目的在于提供一种稳压电路。

根据本实用新型的一方面，提供一种稳压电路，包括：功率级电路，用于在第一状态下根据第一控制信号将输入电压转换为输出电压或在第二状态下根据第二控制信号将输入电压转换为输出电压提供给负载；反馈电路，耦接所述功率级电路，用于根据所述输出电压生成反馈电压；电压控制电路，耦接所述反馈电路和所述功率级电路用于根据第一参考电压和所述反馈电压生成所述第一控制信号；电流控制电路，耦接所述功率级电路以及所述电压控制电路，用于对所述功率级电路的输出电流取样以生成采样电流，再以映射方式生成反馈电流，并根据参考电流和所述反馈电流生成第二控制信号；当所述功率级电路的输出电流大于预设电流时时，所述功率级电路从第一状态转换成第二状态。

优选地，所述功率级电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的控制极与第二极连接，第一极与所述输入电压连接，第二极与所述电压控制电路连接；所述第二晶体管的控制极与所述第一晶体管的控制极连接，第一极与输入电压连接，第二极与输出电压以及所述电流控制电路连接；所述第三晶体管的控制极与所述第一晶体管的控制极连接，第一极与输入电压连接，第二极与所述电流控制电路连接。

优选地，所述负载包括输出电容和输出电阻，其中，所述输出电容和所述输出电阻并联连接在输出电压和接地端之间。

优选地，所述电压控制电路包括第一放大器和第四晶体管；所述第一放大器的第一输入端与所述第一参考电压连接，第二输入端与所述反馈电压连接，输出端与所述第四晶体管的控制极连接；所述第四晶体管的第一极与所述电流控制电路连接，第二极作为电压控制电路的输出端与所述功率级电路连接。

优选地，所述电流控制电路包括采样单元、镜像单元、第五晶体管、参考电流源、第一电阻和第一电容，

所述采样单元与所述功率级电路连接，用于对所述功率级电路的输出电流进行采样以产生采样电流，且所述采样电流与所述输出电流具有第一比例关系；

所述镜像单元连接所述采样单元，用于将所述采样电流以映射方式生成所述反馈电流，且所述反馈电流与所述采样电流具有第二比例关系；

所述参考电流源连接在所述镜像单元和接地端之间；

所述第一电容和所述第一电阻串联连接在电源电压和所述参考电流源之间；

所述第五晶体管的控制极与所述镜像单元和所述参考电流源之间的节点连接，第一极与所述电源电压连接，第二极作为电流控制电路的输出端与所述电压控制电路连接。

优选地，所述采样单元包括第六晶体管，所述第六晶体管的控制极与第二极连接，第一极与电源电压连接，第二极与所述功率级电路连接。

优选地，所述镜像单元包括第七晶体管和第八晶体管，所述第七晶体管的控制极与所述第五晶体管的控制极连接，第一极与电源电压连接，第二极与所述功率级电路连接；所述第八晶体管的控制极与所述第五晶体管的控制极连接，第一极与电源电压连接，第二极与所述参考电流源连接。

优选地，所述第一晶体管、第二晶体管和第三晶体管为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

优选地，所述第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

优选地，所述反馈电路包括第二放大器、第九晶体管、可变电阻、第二电阻、第一反馈电阻和第二反馈电阻，所述第九晶体管的控制极与所述第二放大器的输出端连接，第一极经由可变电阻和第二电阻与接地端连接，第二极与电源电压连接；所述第二放大器的第一输入端与第二参考电压连接，第二输入端与可变电阻和第二电阻之间的节点连接；所述第一反馈电阻和所述第二反馈电阻串联连接在第九晶体管的第一极和输出电压之间；所述第一反馈电阻和第二反馈电阻之间的节点输出反馈电压。

优选地，所述稳压电路还包括电压钳位电路，所述电压钳位电路包括第十至十四晶体管；其中，所述第十晶体管连接在所述电压控制电路的输出端和所述功率级电路之间；所述第十一晶体管和第十二晶体管串联连接在所述电流控制电路和所述功率级电路之间；所述第十三晶体管和第十四晶体管串联连接在所述电流控制电路和所述功率级电路之间；

所述第十晶体管、第十一晶体管、第十三晶体管的控制极与接地端连接；

第十二晶体管和第十四晶体管的控制极连接，并与第十三晶体管的第二极连接。

优选地，第十晶体管和第十二晶体管为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

优选地，第十一晶体管、第十三晶体管和第十四晶体管为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

优选地，当反馈电流小于参考电流时，所述功率级电路从第二状态转换成第一状态。

本实用新型实施例提供的稳压电路在稳压电路的输出电流小于负载电流时，电压控制电路调节输出电压的大小，当稳压电路的输出电流大于负载电流时，电流控制电路控制输出电流的大小。本实用新型采用晶体管串联的方式将电压控制电路和电流控制电路结合起来，避免电流控制电路直接影响电压控制电路中放大器的输出节点，使得电压控制电路和电流控制电路之间的切换更加平滑。本实用新型实施例还通过电压钳位电路实现低压MOS管实现高压的跨压，降低生产成本。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的稳压电路的电路图；

图2示出了根据本实用新型实施例提供的稳压电路的电路图；

图3示出了根据本实用新型另一实施例提供的稳压电路的电路图。

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

本实用新型可以各种形式呈现，以下将描述其中一些示例。

图2示出了根据本实用新型实施例提供的稳压电路的电路图。如图 2所示，所述稳压电路包括功率级电路101、负载102、反馈电路103、电压控制电路104以及电流控制电路105。

其中，所述功率级电路101用于在第一状态下根据第一控制信号将输入电压Vin转换为输出电压Vout或在第二状态下根据第二控制信号将输入电压Vin转换为输出电压Vout提供给负载102。

在本实施例中，所述功率级电路101包括第一晶体管M1、第二晶体管M2和第三晶体管M3。所述第一晶体管M1的控制极与第二极连接，第一极与所述输入电压Vin连接，第二极与所述电压控制电路104的输出端连接；所述第二晶体管M2的控制极与所述第一晶体管M1的控制极连接，第一极与输入电压Vin连接，第二极与输出电压Vout以及所述电流控制电路105连接；所述第三晶体管M3的控制极与所述第一晶体管M1的控制极连接，第一极与输入电压Vin连接，第二极与所述电流控制电路105连接。

负载102包括输出电容Cout和输出电阻Rout，其中，所述输出电容Cout和所述输出电阻Rout并联连接在输出电压Vout和接地端GND 之间。

反馈电路103耦接所述功率级电路101，用于根据所述输出电压Vout 生成反馈电压Vfb。

电压控制电路104耦接所述反馈电路103和所述功率级电路101用于根据第一参考电压Vref1和所述反馈电压Vfb生成所述第一控制信号。

在本实施例中，所述电压控制电路104包括第一放大器OP1和第四晶体管M4；所述第一放大器OP1的第一输入端与所述第一参考电压 Vref1连接，第二输入端与所述反馈电压Vfb连接，输出端与所述第四晶体管M4的控制极连接；所述第四晶体管M4的第一极与所述电流控制电路105的输出端连接，第二极作为电压控制电路104的输出端与所述功率级电路101中第一晶体管M1的第二极连接。

在本实施例中，第一放大器OP1的第一输入端为正相输入端，第二输入端为反相输入端。

电流控制电路105，耦接所述功率级电路101以及所述电压控制电路104，用于对所述功率级电路101的输出电流Iout取样以生成取样电流Is，再以映射方式生成反馈电流Ifb，并根据参考电流Iref和所述反馈电流Ifb生成第二控制信号。

其中，映射方式包括但不局限于将所述采样电流Is的镜像电流作为反馈电流Ifb。

在本实施例中，所述电流控制电路105包括采样单元1051、镜像单元1052、第五晶体管M5、参考电流源Iref、第一电阻R1和第一电容 C1，所述采样单元1051与所述功率级电路101连接，用于对所述功率级电路101的输出电流Iout进行采样以产生采样电流Is，且所述采样电流与所述输出电流具有第一比例关系。所述镜像单元1052连接所述采样单元1051，用于将所述采样电流Is以映射方式生成所述反馈电流Ifb，且所述反馈电流Ifb与所述采样电流Is具有第二比例关系。所述参考电流源Iref连接在所述镜像单元1052和接地端GND之间。所述第一电容 C1和所述第一电阻R1串联连接在所述电源电压Vdd和所述参考电流源 Iref之间。所述第五晶体管M5的控制极与所述镜像单元1052和所述参考电流源Iref之间的节点连接，第一极与所述电源电压Vdd连接，第二极与所述电压控制电路104中第四晶体管M4的第一极连接。

具体地，所述采样单元1051包括第六晶体管M6，所述第六晶体管 M6的控制极与第二极连接，第一极与电源电压Vdd连接，第二极与所述功率级电路101中第三晶体管M3的第二极连接。

所述镜像单元1052包括第七晶体管M7和第八晶体管M8，所述第七晶体管M7的控制极与所述第六晶体管M6的控制极连接，第一极与电源电压Vdd连接，第二极与所述功率级电路101中第二晶体管M2的第二极连接；所述第八晶体管M8的控制极与所述第六晶体管M6的控制极连接，第一极与电源电压Vdd连接，第二极与所述参考电流源Iref 连接。

其中，当所述输出电流Iout大于预设电流Im时，所述功率级电路 101从第一状态转换成第二状态，即所述功率级电路101由电压控制电路104控制转换成电流控制电路105控制。

在一个优选地实施例中，所述第一晶体管M1、第二晶体管M2和第三晶体管M3为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

在一个优选地实施例中，所述第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

在一个优选地实施例中，所述反馈电路103包括第二放大器OP2、第九晶体管M9、可变电阻Rm、第二电阻R2、第一反馈电阻Rf1和第二反馈电阻Rf2，所述第九晶体管M9的控制极与所述第二放大器OP2 的输出端连接，第一极经由可变电阻Rm和第二电阻R2与接地端GND连接，第二极与电源电压Vdd连接；所述第二放大器OP2的第一输入端与第二参考电压Vref2连接，第二输入端与可变电阻Rm和第二电阻R2 之间的节点连接；所述第一反馈电阻Rf1和所述第二反馈电阻Rf2串联连接在第九晶体管M9的第一极和输出电压Vout之间；所述第一反馈电阻Rf1和第二反馈电阻Rf2之间的节点输出反馈电压Vfb。

在本实施例中，所述第二放大器OP2的第一输入端为正相输入端，第二输入端为反相输入端。

其中，第九晶体管M9的第一极输出的电压Vddr为

若则Vddr＝(1+K_m1)·Vref2(3)。根据第一反馈电阻Rf1和第二反馈电阻Rf2的电阻分压关系可以得到

电流控制电路105对所述功率级电路101的输出电流Iout取样以得到取样电流Is，再以映射方式生成反馈电流Ifb。其中，输出电流Iout 与取样电流Is具有第一比例关系，反馈电路Ifb与取样电流Is具有第二比例关系。即Is：Iout＝1：K1，Ifb:Is＝1:K2。

初始状态下，输入电压Vin为负值，输出电压Vout为0，Ifb＜Iref，此时第一晶体管M1导通，开始下拉输出电压Vout，使其向Vin逼近。在上电过程中，第一晶体管M1会产生较大电流，导致第六晶体管M6 和第八晶体管M8电流大于Iref，这样第五晶体管M5的控制极电压上升，第五晶体管M5的阻抗变大，流过第四晶体管M4的电流变小。随着输出电压Vout逐渐下降，第四晶体管M4的控制极电压逐渐上升，第四晶体管M4和第一晶体管M1上的电流变小，因此第六晶体管M6和第八晶体管M8上的电流小于Iref，这样第五晶体管M5的控制极电压降低，第二晶体管M2的控制极电压下降，从而导致输出电压Vout上升；稳压电路进入第一状态，即电压控制电路调制稳压电路的输出Vout。

在第一状态下，电压控制电路104调制稳压电路的输出电压Vout。随着输出电压Vout逐渐上升，第四晶体管M4的控制极电压逐渐下降，第四晶体管M4和第一晶体管M1上的电流变大，第二晶体管M2的控制极电压上升，从而导致输出电压Vout降低。

由于电压控制电路104的作用，最终反馈电压Vfb等于第一参考电压Vref1，即Vfb＝Vref1，将其代入公式(4)得到，

从而得到若则 Vout＝(1+K_m2)·Vref1-K_m2·Vddr(8)，即 Vout＝(1+K_m2)·Vref1-K_m2·(1+K_m1)·Vref2(9)。由此公式(9)可知，当比例系数 K_m2固定时，可以通过调节比例系数K_m1实现对输出电压Vout进行档位调制，通过调节第一参考电压Vref1实现对输出电压Vout进行微调，提高输出精度。

当Ifb＝Iref时，第五晶体管M5的控制极电压被调制，功率级电路101 从第一状态转换成第二状态。

在第二状态下，电流控制电路105调制稳压电路的输出电流Iout。即当Iout＞Im，Im＝Iref·K1·K2时，稳压电路进入限流状态，此时输出电流 Iout＝Iref·K1·K2。

在一个优选地实施例中，所述第一放大器OP1的第一输入端为反相输入端，第二输入端为正相输入端。

在一个优选地实施例中，所述第二放大器OP2的第一输入端为反相输入端，第二输入端为正相输入端。

本实用新型实施例提供的稳压电路在稳压电路的负载电流小于预设电流时，电压控制电路调节输出电压的大小，当稳压电路的负载电流大于预设电流时，电流控制电路控制输出电流的大小。本实用新型采用晶体管串联的方式将电压控制电路和电流控制电路结合起来，避免电流控制电路直接影响电压控制电路中放大器的输出节点，使得电压控制电路和电流控制电路之间的切换更加平滑。

图3示出了根据本实用新型另一实施例提供的稳压电路的电路图。如图3所示，所述稳压电路包括功率级电路101、负载102、反馈电路 103、电压控制电路104、电流控制电路105以及电压钳位电路106。

其中，所述功率级电路101用于在第一状态下根据第一控制信号将输入电压Vin转换为输出电压Vout或在第二状态下根据第二控制信号将输入电压Vin转换为输出电压Vout提供给负载102。

在本实施例中，所述功率级电路101包括第一晶体管M1、第二晶体管M2和第三晶体管M3。所述第一晶体管M1的控制极与第二极连接，第一极与所述输入电压Vin连接，第二极经由电压钳位电路106与所述电压控制电路104中的第一晶体管M1的第二极连接；所述第二晶体管 M2的控制极与所述第一晶体管M1的控制极连接，第一极与输入电压 Vin连接，第二极与输出电压Vout连接以及经由电压钳位电路106与所述电流控制电路105连接；所述第三晶体管M3的控制极与所述第一晶体管M1的控制极连接，第一极与输入电压Vin连接，第二极经由电压钳位电路106与所述电流控制电路105连接。

负载102包括输出电容Cout和输出电阻Rout，其中，所述输出电容Cout和所述输出电阻Rout并联连接在输出电压Vout和接地端GND 之间。

反馈电路103耦接所述功率级电路101，用于根据所述输出电压Vout 生成反馈电压Vfb。

电压控制电路104耦接所述反馈电路103和所述功率级电路101，用于根据第一参考电压Vref1和所述反馈电压Vfb生成所述第一控制信号。

在本实施例中，所述电压控制电路104包括第一放大器OP1和第四晶体管M4；所述第一放大器OP1的第一输入端与所述第一参考电压 Vref1连接，第二输入端与所述反馈电压Vfb连接，输出端与所述第四晶体管M4的控制极连接；所述第四晶体管M4的第一极与所述电流控制电路105的输出端连接，第二极作为电压控制电路104的输出端经由电压钳位电路106与所述功率级电路101中的第一晶体管M1的第二极连接。

在本实施例中，第一放大器OP1的第一输入端为正相输入端，第二输入端为反相输入端。

电流控制电路105，耦接所述功率级电路101以及所述电压控制电路104，用于对所述功率级电路101的输出电流Iout进行采样以生成采样电流Is，再以映射方式生成反馈电流Ifb，并根据参考电流Iref和所述反馈电流Ifb生成第二控制信号。

其中，映射方式包括但不局限于将所述采样电流Is的镜像电流作为反馈电流Ifb。

在本实施例中，所述电流控制电路105包括采样单元1051、镜像单元1052、第五晶体管M5、参考电流源Iref、第一电阻R1和第一电容C1，所述采样单元1051经由电压钳位电路106与所述功率级电路101 连接，用于对所述功率级电路101的输出电流Iout进行采样以产生采样电流Is，且所述采样电流Is与所述输出电流Iout具有第一比例关系。所述镜像单元1052连接所述采样单元1051，用于将所述采样电流Is以映射方式生成所述反馈电流Ifb，且所述反馈电流Ifb与所述采样电流Is具有第二比例关系。所述参考电流源Iref连接在所述镜像单元1052和接地端GND之间。所述第一电容C1和所述第一电阻R1串联连接在所述电源电压Vdd和所述参考电流源Iref之间。所述第五晶体管M5的控制极与所述镜像单元1052和所述参考电流源Iref之间的节点连接，第一极与所述电源电压Vdd连接，第二极与所述电压控制电路104连接。

具体地，所述采样单元1051包括第六晶体管M6，所述第六晶体管 M6的控制极与第二极连接，第一极与电源电压Vdd连接，第二极经由电压钳位电路106与所述功率级电路101中第三晶体管M3的第二极连接。

所述镜像单元1052包括第七晶体管M7和第八晶体管M8，所述第七晶体管M7的控制极与所述第六晶体管M6的控制极连接，第一极与电源电压Vdd连接，第二极经由电压钳位电路106与所述功率级电路101 中第二晶体管M2的第二极连接；所述第八晶体管M8的控制极与所述第六晶体管M6的控制极连接，第一极与电源电压Vdd连接，第二极与所述参考电流源Iref连接。

其中，当所述输出电流Iout大于预设电流Im时，所述功率级电路101从第一状态转换成第二状态，即所述功率级电路101由电压控制电路104控制转换成电流控制电路105控制。

在一个优选地实施例中，所述第一晶体管M1、第二晶体管M2和第三晶体管M3为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

在一个优选地实施例中，所述第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

在一个优选地实施例中，所述反馈电路103包括第二放大器OP2、第九晶体管M9、可变电阻Rm、第二电阻R2、第一反馈电阻Rf1和第二反馈电阻Rf2，所述第九晶体管M9的控制极与所述第二放大器OP2 的输出端连接，第一极经由可变电阻Rm和第二电阻R2与接地端GND连接，第二极与电源电压Vdd连接；所述第二放大器的第一输入端与第二参考电压Vref2连接，第二输入端与可变电阻Rm和第二电阻R2之间的节点连接；所述第一反馈电阻Rf1和所述第二反馈电阻Rf2串联连接在第九晶体管M9的第一极和输出电压Vout之间；所述第一反馈电阻 Rf1和第二反馈电阻Rf2之间的节点输出反馈电压Vfb。

在本实施例中，第二放大器OP2的第一输入端为正相输入端，第二输入端为反相输入端。

其中，第九晶体管M9的第一极输出的电压Vddr为

若则Vddr＝(1+K_m1)·Vref2(3)。根据第一反馈电阻Rf1和第二反馈电阻Rf2的电阻分压关系可以得到

电流控制电路105对所述功率级电路101的输出电流Iout取样以得到取样电流Is，再以映射方式生成反馈电流Ifb。其中，输出电流Iout 与取样电流Is具有第一比例关系，反馈电路Ifb与取样电流Is具有第二比例关系。即Is：Iout＝1：K1，Ifb:Is＝1:K2。

初始状态下，输入电压Vin为负值，输出电压Vout为0，Ifb＜Iref，此时第一晶体管M1导通，开始下拉输出电压Vout，使其向Vin逼近。在上电过程中，第一晶体管M1会产生较大电流，导致第六晶体管M6 和第八晶体管M8电流大于Iref，这样第五晶体管M5的控制极电压上升，第五晶体管M5的阻抗变大，流过第四晶体管M4的电流变小。随着输出电压Vout逐渐下降，第四晶体管M4的控制极电压逐渐上升，第四晶体管M4和第一晶体管M1上的电流变小，因此第六晶体管M6和第八晶体管M8上的电流小于Iref，这样第五晶体管M5的控制极电压降低，第二晶体管M2的控制极电压下降，从而导致输出电压Vout上升；稳压电路进入第一状态，即电压控制电路调制稳压电路的输出Vout。

在第一状态下，电压控制电路104调制稳压电路的输出电压Vout。随着输出电压Vout逐渐上升，第四晶体管M4的控制极电压逐渐下降，第四晶体管M4和第一晶体管M1上的电流变大，第二晶体管M2的控制极电压上升，从而导致输出电压Vout降低。

由于电压控制电路104的作用，最终反馈电压Vfb等于第一参考电压Vref1，即Vfb＝Vref1，将其代入公式(4)得到，从而得到若则Vout＝(1+K_m2)·Vref1-K_m2·Vddr(8)，即 Vout＝(1+K_m2)·Vref1-K_m2·(1+K_m1)·Vref2(9)。由此公式(9)可知，当比例系数 K_m2固定时，可以通过调节比例系数K_m1实现对输出电压Vout进行档位调制，通过调节第一参考电压Vref1实现对输出电压Vout进行微调，提高输出精度。

当Ifb＝Iref时，第五晶体管M5的控制极电压被调制，功率级电路101 从第一状态转换成第二状态。

在第二状态下，电流控制电路105调制稳压电路的输出电流Iout。即当Iout＞Im，Im＝Iref·K1·K2时，稳压电路进入限流状态，此时输出电流 Iout＝Iref·K1·K2。

在一个优选地实施例中，所述第一放大器OP1的第一输入端为反相输入端，第二输入端为正相输入端。

在一个优选地实施例中，所述第二放大器OP2的第一输入端为反相输入端，第二输入端为正相输入端。

电压钳位电路106包括第十至十四晶体管(M10-M14)，用于降低第一晶体管至第七晶体管的第一极和第二极之间的最大电压值，进而对稳压电路工作在正压电压域和负压电压域的电路进行隔离。

其中，所述第十晶体管M10连接在所述第一晶体管M1和第四晶体管M4之间；所述第十一晶体管M11和第十二晶体管M12串联连接在第三晶体管M3和第六晶体管M6之间；所述第十三晶体管M13和第十四晶体管M14串联连接在第二晶体管M2和第七晶体管M7之间；所述第十晶体管M10、第十一晶体管M11、第十三晶体管M13的控制极与接地端GND连接；第十二晶体管M12和第十四晶体管M14的控制极连接，并与第十三晶体管M13的第二极连接。

在本实施例中，第十晶体管M10和第十二晶体管M12为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极；第十一晶体管 M11、第十三晶体管M13和第十四晶体管M14为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

在本实施例中，第十晶体管M10、第十一晶体管M11以及第十二晶体管M12的栅极全部与接地端GND连接。因此，第十晶体管M10的源级电压为Vthp(PMOS管的阈值电压)。第四晶体管M4与第五晶体管 M5管的源极与漏极之间所承受的最大电压为Vdd-Vthp，而第十晶体管 M10和第一晶体管M1的源极与漏极之间所承受的最大电压为 Vthp-Vin。

第十一晶体管M11的源级电压为-Vthn(NMOS管的阈值电压)。第六晶体管M6与第十一晶体管M11的源极与漏极之间所承受的最大电压为Vdd+Vthn；而第十三晶体管M13和第三晶体管M3的源极与漏极之间所承受的最大电压为-Vthn-Vin。

所以第十二晶体管M12的源级电压为Vthp(PMOS管的阈值电压)。第七晶体管M7的源极与漏极之间所承受的最大电压为Vdd-Vthp；而第十二晶体管M12、第十四晶体管M14和第二晶体管M2的源极与漏极之间所承受的最大电压为Vthp-Vin。

本实用新型实施例提供的稳压电路在稳压电路的负载电流小于预设电流时，电压控制电路调节输出电压的大小，当稳压电路的负载电流大于预设电流时，电流控制电路控制输出电流的大小。本实用新型采用晶体管串联的方式将电压控制电路和电流控制电路结合起来，避免电流控制电路直接影响电压控制电路中放大器的输出节点，使得电压控制电路和电流控制电路之间的切换更加平滑。本实用新型实施例还通过电压钳位电路实现低压MOS管实现高压的跨压，降低生产成本。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型的保护范围应当以本实用新型权利要求所界定的范围为准。

Claims (15)

1.一种稳压电路，包括：

功率级电路，用于在第一状态下根据第一控制信号将输入电压转换为输出电压或在第二状态下根据第二控制信号将输入电压转换为输出电压并提供给负载；

反馈电路，耦接所述功率级电路，用于根据所述输出电压生成反馈电压；

电压控制电路，耦接所述反馈电路和所述功率级电路用于根据第一参考电压和所述反馈电压生成所述第一控制信号；

电流控制电路，耦接所述功率级电路以及所述电压控制电路，用于对所述功率级电路的输出电流取样以生成采样电流，再以映射方式生成反馈电流，并根据参考电流和所述反馈电流生成第二控制信号；

其中，当所述功率级电路的输出电流大于预设电流时，所述功率级电路从第一状态转换成第二状态。

2.根据权利要求1所述的稳压电路，其中，所述功率级电路包括第一晶体管、第二晶体管和第三晶体管，

所述第一晶体管的控制极与第二极连接，第一极与所述输入电压连接，第二极与所述电压控制电路连接；

所述第二晶体管的控制极与所述第一晶体管的控制极连接，第一极与输入电压连接，第二极与输出电压以及所述电流控制电路连接；

所述第三晶体管的控制极与所述第一晶体管的控制极连接，第一极与输入电压连接，第二极与所述电流控制电路连接。

3.根据权利要求1所述的稳压电路，其中，所述负载包括输出电容和输出电阻，其中，所述输出电容和所述输出电阻并联连接在输出电压和接地端之间。

4.根据权利要求2所述的稳压电路，其中，所述电压控制电路包括第一放大器和第四晶体管；

所述第一放大器的第一输入端与所述第一参考电压连接，第二输入端与所述反馈电压连接，输出端与所述第四晶体管的控制极连接；

所述第四晶体管的第一极与所述电流控制电路连接，第二极作为电压控制电路的输出端与所述功率级电路连接。

5.根据权利要求4所述的稳压电路，其中，所述电流控制电路包括采样单元、镜像单元、第五晶体管、参考电流源、第一电阻和第一电容，

所述采样单元与所述功率级电路连接，用于对所述功率级电路的输出电流进行采样以产生采样电流，且所述采样电流与所述输出电流具有第一比例关系；

所述镜像单元连接所述采样单元，用于将所述采样电流以映射方式生成所述反馈电流，且所述反馈电流与所述采样电流具有第二比例关系；

所述参考电流源连接在所述镜像单元和接地端之间；

所述第一电容和所述第一电阻串联连接在电源电压和所述参考电流源之间；

所述第五晶体管的控制极与所述镜像单元和所述参考电流源之间的节点连接，第一极与所述电源电压连接，第二极作为所述电流控制电路的输出端与所述第一控制电路连接。

6.根据权利要求5所述的稳压电路，其中，所述采样单元包括第六晶体管，所述第六晶体管的控制极与第二极连接，第一极与电源电压连接，第二极与所述功率级电路连接。

7.根据权利要求6所述的稳压电路，其中，所述镜像单元包括第七晶体管和第八晶体管，

所述第七晶体管的控制极与所述第五晶体管的控制极连接，第一极与电源电压连接，第二极与所述功率级电路连接；

所述第八晶体管的控制极与所述第五晶体管的控制极连接，第一极与电源电压连接，第二极与所述参考电流源连接。

8.根据权利要求7所述的稳压电路，其中，所述第一晶体管、第二晶体管和第三晶体管为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

9.根据权利要求8所述的稳压电路，其中，所述第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

10.根据权利要求7所述的稳压电路，其中，所述反馈电路包括第二放大器、第九晶体管、可变电阻、第二电阻、第一反馈电阻和第二反馈电阻，

所述第九晶体管的控制极与所述第二放大器的输出端连接，第一极经由可变电阻和第二电阻与接地端连接，第二极与电源电压连接；

所述第二放大器的第一输入端与第二参考电压连接，第二输入端与可变电阻和第二电阻之间的节点连接；

所述第一反馈电阻和所述第二反馈电阻串联连接在第九晶体管的第一极和输出电压之间；

所述第一反馈电阻和第二反馈电阻之间的节点输出反馈电压。

11.根据权利要求7所述的稳压电路，其中，还包括：

电压钳位电路，用于降低第一晶体管至第七晶体管的第一极和第二极之间的最大电压值。

12.根据权利要求11所述的稳压电路，其中，所述电压钳位电路包括第十至十四晶体管；

其中，所述第十晶体管连接在所述第一晶体管和第四晶体管之间；

所述第十一晶体管和第十二晶体管串联连接在第三晶体管和第六晶体管之间；

所述第十三晶体管和第十四晶体管串联连接在第二晶体管和第七晶体管之间；

所述第十晶体管、第十一晶体管、第十三晶体管的控制极与接地端连接；

第十二晶体管和第十四晶体管的控制极连接，并与第十三晶体管的第二极连接。

13.根据权利要求12所述的稳压电路，其中，第十晶体管和第十二晶体管为PMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

14.根据权利要求12所述的稳压电路，其中，第十一晶体管、第十三晶体管和第十四晶体管为NMOS晶体管，控制极为栅极、第一极为源极、第二极为漏极。

15.根据权利要求1所述的稳压电路，其中，当反馈电流小于参考电流时，所述功率级电路从第二状态转换成第一状态。