CN207068473U - 存储器及半导体器件 - Google Patents

Abstract

本实用新型提供了一种存储器及半导体器件，在衬底内形成有多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布，所述虚置字线具有界定有源区两端的隔离闸功能，并且能够避免漏电流从所述虚置字线的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。

Description

存储器及半导体器件

技术领域

本实用新型涉及半导体技术领域，特别涉及一种存储器及半导体器件。

背景技术

存储器通常包括存储电容器以及连接到所述存储电容器的存储晶体管，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述源区用于构成位线接触区，以连接至位线，所述漏区用于构成存储节点接触区，以连接至存储电容器。

然而，目前的存储器中，相邻存储晶体管之间仍存在着较大的漏电流现象，进而对存储器的性能造成了影响。

实用新型内容

本实用新型的目的在于提供一种存储器及半导体器件，以解决现有的存储器中存在较大漏电流的问题。

为解决上述技术问题，本实用新型提供一种存储器，包括：

衬底；

位于所述衬底内的多个呈线性排布且沿第一方向延伸的有源区串连；

位于所述衬底内的多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布并贯穿所述有源区串连，所述字线与所述虚置字线呈线性排布且沿与所述第一方向相交的第二方向延伸，所述有源区串连包含多个有源区，所述有源区的两端由所述虚置字线界定；

位于两相邻的所述字线之间的有源区上的位线接触部、位于所述位线接触部上的沿第三方向延伸的位线、位于所述位线两侧且在相邻的所述字线与所述虚置字线之间的有源区上的存储节点接触部；以及

位于所述存储节点接触部上的存储电容。

可选的，相邻的多个所述存储电容排布成六方最密排布，在正六边形的角偶各配置有一个所述存储电容，正六边形的中心包围一个所述存储电容。

可选的，所述位线沿第三方向延伸，所述第一方向与第三方向的夹角为15°～35°，所述第二方向与所述第三方向相垂直。

可选的，所述虚置字线与所述字线具有相同结构和相同在所述衬底内的沉置深度。

可选的，相邻的两条虚置字线之间排布有两条所述字线。

可选的，所述虚置字线的控制电压的范围为：-1.5v～0v。

基于以上所述的存储器，本实用新型还提供一种半导体器件，包括：

衬底；

位于所述衬底内的多个呈线性排布且沿第一方向延伸的有源区串连；

位于所述衬底内的多条第一导体线与多条虚置第一导体线，至少一条所述第一导体线与至少一条所述虚置第一导体线交替间隔排布并贯穿所述有源区串连，所述第一导体线与所述虚置第一导体线呈线性排布且沿与所述第一方向相交的第二方向延伸，所述有源区串连包含多个有源区，所述有源区的两端由所述虚置第一导体线界定；

位于两相邻的所述第一导体线之间的有源区上的第一接触部、位于所述第一接触部上的沿第三方向延伸的第二导体线、位于所述第二导体线两侧且在相邻的所述第一导体线与所述虚置第一导体线之间的有源区上的第二接触部；以及

位于所述第二接触部上的存储电容。

本实用新型提供的存储器及半导体器件中，在衬底内形成有多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布，所述虚置字线具有界定有源区两端的隔离闸功能，并且能够避免漏电流从所述虚置字线的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。

附图说明

图1为本实用新型实施例一中的存储器的制备方法的流程示意图；

图2a为本实用新型实施例一中的存储器在其执行步骤S100过程中的俯视图；

图2b为图2a所示的本实用新型实施例一中的存储器在其执行步骤S100过程中沿A-A’方向的剖面示意图；

图3a为本实用新型实施例一中的存储器在其执行步骤S200过程中的俯视图；

图3b为图3a所示的本实用新型实施例一中的存储器在其执行步骤S200过程中沿B-B’方向的剖面示意图；

图4a为本实用新型实施例一中的存储器在其执行步骤S300形成位线接触部的过程中的俯视图；

图4b为图4a所示的本实用新型实施例一中的存储器在其执行步骤S300形成位线接触部的过程中沿B-B’方向的剖面示意图；

图5a为本实用新型实施例一中的存储器在其执行步骤S300形成位线的过程中的俯视图；

图5b为图5a所示的本实用新型实施例一中的存储器在其执行步骤S300形成位线的过程中沿C-C’方向的剖面示意图；

图6a为本实用新型实施例一中的存储器在其执行步骤S300形成存储节点接触部的过程中的俯视图；

图6b为图6a所示的本实用新型实施例一中的存储器在其执行步骤S300形成存储节点接触部的过程中沿B-B’方向的剖面示意图；

图7a为本实用新型实施例一中的存储器在其执行步骤S400过程中的俯视图；

图7b为图7a所示的本实用新型实施例一中的存储器在其执行步骤S400过程中沿B-B’方向的剖面示意图；

其中，附图标记如下：

10-衬底；

11-有源区串连；110-有源区；

12-隔离结构；

13-字线；13’-虚置字线；131-第一介质层；132-第一导电层；

133-第二导电层；134-第一绝缘层；

14-位线接触部；141-第二绝缘层；

15-位线；151-第三导电层；152-第四导电层；153-第二介质层；

16-存储节点接触部；

17-存储电容；171-第四绝缘层；172-绝缘介质膜层；173-支撑层

173；174-第一电极；175-电容介质层；176-第二电极。

具体实施方式

如背景技术所述，申请人发现，相邻存储晶体管之间仍存在着较大的漏电流现象，进而对存储器的性能造成影响。

为此，本实用新型提供了一种存储器的制备方法，如图1所示，所述制备方法包括：

步骤S100，提供一衬底，在所述衬底上形成多个呈线性排布且沿第一方向延伸的有源区串连；

步骤S200，在所述衬底内形成多条字线以及多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布并贯穿所述有源区串连，所述字线与所述虚置字线呈线性排布且沿与所述第一方向相交的第二方向延伸，所述有源区串连包含多个有源区，所述有源区的两端由所述虚置字线界定；

步骤S300，在两相邻的所述字线之间的有源区上形成位线接触部，在所述位线接触部上形成沿第三方向延伸的位线，并在相邻的所述字线与所述虚置字线之间的有源区上形成存储节点接触部；

步骤S400，在所述存储节点接触部上形成存储电容。

本实用新型提供的存储器的制备方法中，在衬底内形成多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布，所述虚置字线具有界定有源区两端的隔离闸功能，并且能够避免漏电流从所述虚置字线的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。进一步的，所述字线与所述虚置字线在同一工艺步骤中形成，并不会增加额外的工艺步骤及工艺成本。

以下结合附图和具体实施例对本实用新型提出存储器及其制备方法作进一步详细说明。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

图2a为本实用新型实施例一中的存储器在其执行步骤S100过程中的俯视图，图2b为图2a所示的本实用新型实施例一中的存储器在其执行步骤S100过程中沿A-A’方向的剖面示意图。

在步骤S100中，具体参考图2a和图2b所示，提供一衬底10，在所述衬底10上形成多个呈线性排布且沿第一方向(即图2a所示的X方向)延伸的有源区串连11。

具体的参考图2a所示，所述有源区串连11是具有规定长度的带状结构，所述有源区串连11沿着X方向延伸，所述有源区串连11的长度优选为10um～50um，在图2a中在X方向仅示出了一个有源区串连11。具体的，所述有源区串连的延伸方向(X方向)与Z方向(第三方向，后续位线的方向)之间的夹角可以为15°～35°，例如为30°。

继续参考图2a和图2b所示，所述衬底10中还形成有多个隔离结构12，所述隔离结构12位于有源区串连11的外围，用于对相邻的有源区串连11进行隔离。也可以理解的是，通过形成所述隔离结构12进而定义出所述有源区串连11。其中，所述隔离结构12可以为沟槽隔离结构。

需要说明的是，所述有源区串连11包含多个有源区，而后续形成的虚置字线可以用来界定所述有源区的两端，起到隔离闸的功能，即在第一方向(即X方向)上的有源区的两端并不需要隔离结构来隔离，因此，所述隔离结构12也可以沿X方向延伸，只需要隔离在垂直于X方向上的所述有源区串连11即可，与需要隔离有源区四周的隔离结构相比，其制作工艺简单。

具体的，提供一衬底10，所述衬底10的材质可以为单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(SOI)等，或者本领域技术人员已知的其他材料，在所述衬底10中还可以形成掺杂区或者其它半导体结构，本实用新型对此不做限定。在所述衬底10上形成多个呈阵列排布的凹槽，在所述凹槽内填充绝缘材料，优选为氧化硅或氮化硅，并进行平坦化，形成多个隔离结构12，即组件分离区，从而在衬底10上形成多个有源区串连11，所述隔离结构12可使相邻的有源区串连11之间相互隔离。优选的，在凹槽内填充绝缘层之后，还包括对所述衬底10进行高温退火处理，以降低所述衬底10的压力，所述高温退火的温度优选为900℃～1100℃。

进一步的，所述有源区用于形成存储单元，所述存储单元例如为存储晶体管。在后续的工艺制程中，可对字线形成区两侧的有源区执行离子掺杂工艺，以分别形成离子掺杂区，例如，对应字线形成区左侧的离子掺杂区可构成所述存储晶体管的源区，对应字线形成区右侧的离子掺杂区可构成所述存储晶体管的漏区。其中，所述离子掺杂工艺可以在形成字线之前执行，也可以在形成字线之后执行。

图3a为本实用新型实施例一中的存储器在其执行步骤S200过程中的俯视图，图3b为图3a所示的本实用新型实施例一中的存储器在其执行步骤S200过程中沿B-B’方向的剖面示意图。

在步骤S200中，具体参考图3a和图3b所示，在所述衬底10内形成多条字线13与多条虚置字线13’，至少一条所述字线13与至少一条所述虚置字线13’交替间隔排布并贯穿所述有源区串连11，所述字线13与所述虚置字线13’呈线性排布且沿与所述第一方向相交的第二方向(即图3a所示的Y方向)延伸。所述有源区串连11包含多个有源区110，所述有源区110的两端由所述虚置字线13’界定。

优选的，在所述衬底10内形成多条字线13的同时形成多条虚置字线13’，所述字线13与所述虚置字线13’具有相同的结构，并且所述字线13与所述虚置字线13’在所述衬底10内的沉置深度相同。在形成所述字线13的同时形成所述虚置字线13’，可以理解为直接在衬底上形成多条字线，其中一部分字线起到实际字线的作用，另一部分字线起到虚置字线的作用。当然，也可以采用不同的方法在不同的步骤中形成所述字线与所述虚置字线。在本实施例中，两条所述字线13与一条所述虚置字线13’间隔排布，当然，更优选的，也可以一条所述字线与一条所述虚置字线间隔排布。需要说明的是，所述虚置字线13’不需要具有所述字线13的晶体管栅极的功能，而是具有用于界定所述有源区110两端的隔离闸功能。如上所述，所述虚置字线13’的形成使得所述隔离结构12更容易成形及制作。

本实施例中，所述字线13为掩埋字线，即所述字线13的表面不高于所述衬底10的表面。进一步的，使所述字线13的表面低于所述衬底10的表面。例如，在所述衬底内形成凹槽，所述字线13由凹槽中的栅极以及隔离结构12上的导电层构成。所述栅极例如是栅极介质层和栅极导电层的组合。所述导电层例如是一层金属层或多层金属层的组合。

具体的，所述字线13通过光刻胶层或掩膜层，并结合刻蚀工艺和沉积工艺形成，请参考图3a与图3b所示，包括：

步骤一：在所述衬底10内形成多个第一凹槽，所述第一凹槽呈U型。例如：可利用光刻工艺和刻蚀工艺形成。首先，通过旋涂工艺在所述衬底10上形成一层光刻胶层；接着，对所述光刻胶层进行曝光与显影工艺，形成图形化的光刻胶层，所述图形化的光刻胶层对应后续需要形成的字线的图形；再接着，利用刻蚀工艺，以所述图形化的光刻胶层为掩膜刻蚀所述衬底10以形成第一凹槽；最后，可执行灰化工艺去除所述光刻胶层。

在本实施例中，以所述第一凹槽为对称结构为例进行说明。当然所述第一凹槽也可以为非对称结构，例如，在第二方向(即Y方向)上所述第一凹槽具有不同的深度，或/和在第一方向(即X方向)上所述第一凹槽两侧具有不同的曲率。

步骤二：在所述第一凹槽内依次形成第一介质层131、第一导电层132以及第二导电层133。首先，在衬底10上形成第一介质层131(亦即栅介质层)，所述第一介质层131覆盖所述第一凹槽以及所述衬底10，然后进行刻蚀工艺，仅保留第一凹槽中的第一介质层131，所述第一介质层131覆盖所述第一凹槽的侧壁及底部；接着，在所述衬底10上形成导电层(如第一导电层132和第二导电层133)，所述导电层覆盖所述第一介质层131以及所述衬底10，然后进行刻蚀工艺，保留第一凹槽中的第一导电层132和第二导电层133作为栅极导电层，以及保留字线形成区域中隔离区12上的第一导电层132和第二导电层133。所述第一导电层132覆盖所述栅介质层19，在所述第一凹槽内形成一深度小于该第一凹槽的凹槽，所述第二导电层133填充满所述凹槽。所述第一介质层131可以为二氧化硅等传统的栅介质材料，也可以为高K介质材料，作为优选方案，本实施例中所述第一介质层131的材料为二氧化硅。所述第一介质层131可以通过原子沉积或等离子蒸汽沉积等沉积工艺形成。所述第一导电层132与所述第二导电层133的材质为钨、钛、镍、铝、铂、氮化钛、N型多晶硅或P型多晶硅，其电阻率为2*10-8Ωm～1*102Ωm；所述第一导电层132与第二导电层133可以采用原子沉积或等离子蒸汽沉积而成。

步骤三：对所述第一介质层131、第一导电层132以及第二导电层133进行回刻，在所述第一凹槽内形成一第二凹槽。具体的，可以采用等离子体刻蚀工艺对第一凹槽中的所述第一介质层131、第一导电层132以及第二导电层133进行回刻，使得所述字线13的表面不高于所述第一凹槽的顶表面。并且在回刻过程中，可以利用对第一导电层132的刻蚀速率高于对第二导电层133的刻蚀速率的气体对所述第一介质层131、第一导电层132以及第二导电层133进行回刻，使得所述第二导电层133的顶面高度相对于所述第一介质层131和所述第一导电层132的侧缘高度更加接近所述第一凹槽的开口。所述第二导电层133与所述第一介质层131、第一导电层132相比，其高度突出的特征能够改善半导体器件由于电场变化所产生的漏电流，进一步提高半导体器件的电学性能。

由于所述字线13的表面不高于所述第一凹槽的顶表面，在第一凹槽内形成第二凹槽，从而可以在所述第二凹槽内的字线13上填充第一绝缘层134，可确保所形成的第一绝缘层134能够完全覆盖所述字线13，避免字线13的侧壁被暴露出，以防止字线13与后续所形成的位线接触部以及存储节点接触部电连接。所述第一绝缘层134对准覆盖所述字线13并沿着所述第二方向(Y方向)延伸。

具体的，在所述第二凹槽内的所述字线13上以及所述衬底10上形成第一绝缘层，然后进行刻蚀工艺，仅保留所述部凹槽内的第一绝缘层134。优选的，所述第一绝缘层134的材质可以为氧化硅或氮化硅。之后，还可以对所述衬底10进行平坦化工艺，使得所述第一绝缘层134的表面与所述衬底10的上表面平齐，当然，也可以在对所述第一绝缘层134进行刻蚀的过程中实现两个表面的平齐。

可以理解的是，上述形成所述字线13的过程亦即形成所述虚置字线13’的过程。所述虚置字线13’位于所述字线13之间，能够避免漏电流从所述虚置字线13’的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。并且，字线与虚置字线在同一工艺步骤中形成，并不会增加额外的工艺步骤。需要说明的是，所述虚置字线的控制电压的范围优选为-1.5v～0v，在此范围内能够更好的隔离漏电流。

图4a为本实用新型实施例一中的存储器在其执行步骤S300形成位线接触部的过程中的俯视图；图4b为图4a所示的本实用新型实施例一中的存储器在其执行步骤S300形成位线接触部的过程中沿B-B’方向的剖面示意图。图5a为本实用新型实施例一中的存储器在其执行步骤S300形成位线的过程中的俯视图；图5b为图5a所示的本实用新型实施例一中的存储器在其执行步骤S300形成位线的过程中沿C-C’方向的剖面示意图。图6a为本实用新型实施例一中的存储器在其执行步骤S300形成存储节点接触部的过程中的俯视图；图6b为图6a所示的本实用新型实施例一中的存储器在其执行步骤S300形成存储节点接触部的过程中沿B-B’方向的剖面示意图。

在步骤S300中，首先执行次步骤一，在所述衬底上形成多个位线接触部14，具体参考图4a和图4b所示，在衬底10上形成多个位线接触部14，所述位线接触部14位于两相邻的所述字线13之间的所述有源区110上。

具体的，首先，在所述衬底10、所述字线13以及所述虚置字线13’上形成第二绝缘层141，即在整个衬底10上形成所述第二绝缘层141。所述第二绝缘层141的材质优选为硼磷硅酸盐玻璃。

然后，对所述第二绝缘层141以及部分所述有源区110进行刻蚀，形成第一开口，所述第一开口暴露出两相邻的所述字线13之间的所述有源区110。优选的，可以在所述第二绝缘层141上形成图形化的光刻胶层，暴露出位线接触部，然后以所述图形化的光刻胶层为掩膜对所述第二绝缘层141进行刻蚀，至暴露出所述有源区110，然后继续对暴露出的所述有源区110进行部分刻蚀，形成第一开口，之后去除所述图形化的光刻胶层。

最后，在所述第一开口内填充第一导电材料，形成位线接触部14。具体的，在所述第二绝缘层141上形成第一导电材料，所述第一导电材料覆盖所述第二绝缘层141并填充所述第一开口，然后进行刻蚀工艺仅保留第一开口中的第一导电材料，形成位线接触部14。优选的，所述第一导电材料的材质为掺杂多晶硅或金属，所述金属优选为钨。

接着执行步骤S300的次步骤二，在所述衬底10上形成多条位线15，具体参考图5a和图5b所示，形成多条沿第三方向(即图5a中的Z方向)延伸的位线15。所述位线15经过所述位线接触部14的上方。所述第三方向(如图5a中的Z方向，亦即所述位线15的延伸方向)与所述第一方向(如图5a中的X方向，亦即所述有源区串连11的延伸方向)的夹角优选为15°～35°，所述第三方向与所述第二方向(如图5a中的Y方向，亦即所述字线13的延伸方向)相垂直。需要说明的是，图4b是图4a在B-B’方向上的剖面示意图，图5b是图5a在C-C’方向的剖面示意图，其中B-B’方向为第一方向，即图4a中的X方向，C-C’方向与B-B’方向具有某一夹角，使得图5b所示的剖面示意图能够清楚的将所述位线15与所述位线接触部14以及所述字线13在同一平面内显示。

具体的，形成所述位线15的步骤包括：步骤一，在所述第二绝缘层141以及所述位线接触部14上依次形成第三导电层151、第四导电层152以及第二介质层153。所述第三导电层151与所述第四导电层152的材质为钨、钛、镍、铝、铂、氮化钛、N型多晶硅或P型多晶硅，其电阻率为2*10-8Ωm～1*102Ωm；所述第三导电层151与所述第四导电层152可以采用原子沉积或等离子蒸汽沉积而成。所述第二介质层153可以为二氧化硅等传统的栅介质材料，也可以为高K介质材料，作为优选方案，本实施例中所述第二介质层153的材料为二氧化硅。所述第二介质层153可以通过原子沉积或等离子蒸汽沉积等沉积工艺形成。

步骤二，对所述第二介质层153、第四导电层152以及第三导电层151进行刻蚀，形成沿第三方向延伸的位线15。具体，在所述第二介质层153上形成图形化的光刻胶层，定义出需要形成位线的图形，然后以图形化的光刻胶层为掩膜，依次对所述第二介质层153、第四导电层152以及第三导电层151进行刻蚀，形成位线15。

优选的，所述位线15在所述第二方向(即Y方向)上的宽度H1为1F，并且所述位线15在所述第二方向上的间距H2为1F，其中F为所述字线13间距的一半。

需说明的是，本文所指的位线的延伸方向指的是位线整体的延伸方向，其与位线的形状无关，即，所述位线15可以是直线型的沿着Z方向延伸，也可以是呈波形的沿Z方向延伸。本实施例中，所述位线15呈直线型沿Z方向延伸。

进一步的，所述衬底10包括形成存储器的第一区域和形成外围电路的第二区域，在附图中均显示的是第一区域，在所述第一区域内形成位线的同时可以在所述第二区域形成外围晶体管，即所述第一区域内的位线15与所述第二区域内的外围晶体管在同一步骤中形成，由此可以简化工艺，节省成本。

最后执行步骤S300的次步骤三，在所述衬底10上形成多个存储节点接触部16，具体参考图6a和图6b所示，在所述位线15以及所述第二绝缘层141上形成第三绝缘层(图中未示出)，所述第三绝缘层的材质优选为氮化硅，用于隔离所述位线15与后续形成的存储节点接触部16，避免两者之间的短路。然后对所述第三绝缘层以及所述第二绝缘层141进行刻蚀，形成第二开口，所述第二开口暴露出所述位线15两侧的衬底，所述第二开口位于所述字线13与所述虚置字线13’之间且沿所述第二方向(即图6a中的Y方向)延伸，与所述字线13的延伸方向一致，并且所述第二开口与所述字线13在垂直于所述衬底的方向上部分重合。然后在所述第二开口内填充第二导电材料，形成存储节点接触部16。所述第二导电材料为金属、多晶硅或金属与多晶硅的混合物，当所述第二导电材料包含多晶硅时，在所述第二开口内填充第二导电材料之后还包括：对所述第二导电材料进行离子注入工艺，形成掺杂多晶硅，来减小接触电阻。

所述存储节点接触部16沿所述第二方向延伸，与所述字线13的延伸方向一致，优选的，所述存储节点接触部16在所述第三方向(Z方向)的最大宽度H3为1.3F，请参考图6b，所述存储节点接触部16在远离所述字线13的一面具有最大宽度，该最大宽度为1.3F。所述存储节点接触部16在所述第三方向上的间距H4为1.5F～1.9F，需要说明的是，多个所述存储节点接触部16在所述第三方向上的间距可以相同，也可以不同，其中最小间距为1.5F，最大间距为1.9F。

图7a为本实用新型实施例一中的存储器在其执行步骤S400过程中的俯视图；图7b为图7a所示的本实用新型实施例一中的存储器在其执行步骤S400过程中沿D-D’方向的剖面示意图。

在步骤S400中，具体参考图7a和图7b所示，在多个所述存储节点接触部16上形成多个存储电容17，相邻的多个所述存储电容17排布成六方最密排布，即正六边形，在所述正六边形的角偶各配置有一个所述存储电容17，所述正六边形的中心包围一个所述存储电容17，正六边形的排布使得所述存储电容17能够最密集的形成于所述存储节点接触部16之上，而不会彼此影响，从而提高器件的集成度。

具体的，包括：步骤一，在所述位线15、所述存储节点接触部16以及所述第三绝缘层上形成第四绝缘层171，所述第四绝缘层171可以为氧化硅、氧化氮等电阻率从2×10^11(Ω·m)到1×10^25(Ω·m)的材料所组成，所述第四绝缘层171中设置有至少一层绝缘介质膜层172，所述绝缘介质膜层172为绝缘材料，例如氧化硅(Silicon Oxide)、氧化氮(Silicon Nitride)等电阻率从2×10^11(Ω·m)到1×10^25(Ω·m)的材料所组成。所述绝缘介质膜层172可由原子沉积制程或化学气相沉积薄膜而成。然后在所述第四绝缘层171上形成支撑层173，所述支撑层173的材质优选为氮化硅或氧化硅。

步骤二，对所述支撑层173、绝缘介质膜层172以及第四绝缘层171进行刻蚀，形成多个电容轮廓孔，所述电容轮廓孔暴露出所述存储节点接触部16。

步骤三，在所述电容轮廓孔中依次形成第一电极174、电容介质层175以及第二电极176，即，每一存储电容17包括第一电极174、第二电极176以及位于第一电极174和第二电极176之间的电容介质层175，其中，第一电极174位于最外层。所述第一电极174和第二电极176为导电材质，如钨(Tungsten)、钛(Titanium)、镍(Nickel)、铝(Aluminum)、铂(Platinum)、氮化钛(Titanium Nitride)、N型多晶硅(N-type Poly Silicon)或P型多晶硅(N-type Poly Silicon)等电阻率从2×10^-8(Ω·m)到1×10^2(Ω·m)的材料，例如所述第一电极174和第二电极176所用材料的电阻率为1×10^-6(Ω·m)、1×10^-4(Ω·m)、1×10^-2(Ω·m)、1(Ω·m)或10(Ω·m)。所述电容介质层175为绝缘材料，一般所述电容介质层175所用材料的相对介电常数(dielectric constant)大于等于10，例如氧化锆(ZrOx)、氧化铪(HfOx)，氧化锆钛(ZrTiOx)等，或所述电容介质层175由复种材料组成，例如氧化锆(ZrOx)、氧化铪(HfOx)，氧化锆钛(ZrTiOx)等薄膜迭合而成。

具体的，在衬底10上形成第一电极材料，所述第一电极材料覆盖所述电容轮廓孔以及所述衬底10，然后进行刻蚀工艺，仅保留电容轮廓孔中的第一电极材料作为第一电极174，所述第一电极174覆盖所述电容轮廓孔的侧壁及底部；接着，在所述衬底10上形成电容介质材料，所述电容介质材料覆盖所述第一电极174以及所述衬底10，然后进行刻蚀工艺，保留电容轮廓孔中的电容介质材料作为电容介质层175；最后，在所述衬底10上形成第二电极材料，所述第二电极材料覆盖所述衬底10并填满所述电容轮廓孔，然后进行刻蚀工艺，仅保留电容轮廓孔内的第二电极材料作为第二电极176。

需要说明的是，所述存储电容17与所述存储节点接触部16可以完全重叠，即所述存储电容17完全位于所述存储节点接触部16之上，也可以具有一定的重合度，如图7a所示，所述存储电容17与所述存储节点接触部16在所述第三方向(即Z方向)上的重叠度为0.8F～1.0F。

综上所述，本实用新型所提供的存储器的制备方法中，在衬底内形成多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布，所述虚置字线具有界定有源区两端的隔离闸功能，并且能够避免漏电流从所述虚置字线的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。进一步的，所述字线与所述虚置字线在同一工艺步骤中形成，并不会增加额外的工艺步骤与工艺成本。

相应的，本实用新型还提供一种存储器，采用如上所述的存储器的制造方法制造而成，请参考图7a所示，所述存储器包括：

一衬底10，位于所述衬底10内的多个呈线性排布且沿第一方向(如图7a所示的X方向)延伸的有源区串连11；

位于所述衬底10内的多条字线13与多条虚置字线13’，至少一条所述字线13与至少一条所述虚置字线13’交替间隔排布并贯穿所述有源区串连11，所述字线13与所述虚置字线13’呈线性排布且沿与所述第一方向相交的第二方向(如图7a所示的Y方向)延伸，所述有源区串连11包含多个有源区110，所述有源区110的两端由所述虚置字线13’界定；

位于两相邻的所述字线13之间的有源区110上的位线接触部14、位于所述位线接触部14上的沿第三方向(如图7a所示的Z方向)延伸的位线15、位于所述位线15两侧且在相邻的所述字线13与所述虚置字线13’之间的有源区110上的存储节点接触部16；以及

位于所述存储节点接触部16上的存储电容17。

请结合图7a与图7b所示，所述衬底10包含多个呈线性排布且沿第一方向(X方向)延伸的有源区串连11，所述有源区串连11包含多个有源区110，在垂直于X方向上的所述有源区串连11之间通过隔离结构12进行隔离。在所述衬底10内形成多条沿第二方向(Y方向)排布的所述字线13与所述虚置字线13’，两条所述字线13与一条所述虚置字线13’间隔排布并贯穿所述有源区串连11，所述虚置字线13’用于界定所述有源区110的两端，即在X方向上，所述有源区串连11内的多个有源区110通过所述虚置字线13’来相互隔离，并且所述虚置字线13’还能够避免漏电流从所述虚置字线的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。

进一步的，所述字线13与所述虚置字线13’的结构相同，并且所述字线13与所述虚置字线13’在所述衬底10内的沉置深度相同。所述字线13及所述虚置字线13’包括第一介质层131、第一导电层132以及第二导电层133，并且所述字线13及所述虚置字线13’的表面低于所述衬底10的表面，在所述字线13及所述虚置字线13’的上方覆盖有第一绝缘层134。所述第一绝缘层134对准覆盖所述字线13及所述虚置字线闸13’并沿着所述第二方向(Y方向)延伸，且所述第一绝缘层134的表面与所述衬底10的表面平齐。所述第一绝缘层134能够完全覆盖所述字线13，避免字线13的侧壁被暴露出，以防止字线13与后续所形成的位线接触部14以及存储节点接触部16电连接。

更进一步的，所述第二导电层133的顶面高度相对于所述第一介质层131和所述第一导电层132的侧缘高度更加接近所述衬底10的上表面，所述第二导电层133与所述第一介质层131、第一导电层132相比，其高度突出的特征能够改善半导体器件由于电场变化所产生的漏电流，进一步提高半导体器件的电学性能。

在两相邻的所述字线13之间的所述有源区110上均形成有位线接触部14，在所述位线接触部14上方形成有位线15，所述位线15沿所述第三方向(Z方向)延伸，所述第一方向与所述第三方向的夹角为15°～35°，所述第三方向与所述第二方向相垂直。所述位线依次包括第三导电层151、第四导电层152以及第二介质层153。优选的，所述位线15在所述第二方向(即Y方向)上的宽度H1为1F，并且所述位线15在所述第二方向上的间距H2为1F，其中F为所述字线13间距的一半。

在所述位线15的两侧且在相邻的所述字线13与所述虚置字线13’之间的有源区110上还形成有多个存储节点接触部16，所述存储节点接触部16沿所述第二方向(Y方向延伸)，与所述字线13的延伸方向一致。所述存储节点接触部16通过第三绝缘层(图中未示出)与所述位线15相隔离，避免两者之间的短路。并且，当所述存储节点接触部16的材质为多晶硅时，需要进行离子注入工艺形成高掺杂的多晶硅，以降低接触电阻。优选的，所述存储节点接触部16在所述第三方向(Z方向)的最大宽度H3为1.3F，所述存储节点接触部16在所述第三方向上的间距H4为1.5F～1.9F。

在所述存储节点接触部16上方形成有存储电容17，所述存储电容17形成于第四绝缘层171、绝缘介质膜层172以及支撑层173内的电容轮廓孔内，所述存储电容17包括由内向外的第一电极174、电容介质层175以及第二电极176。优选的，相邻的多个所述存储电容17排布成六方最密排布，即排布成正六边形，亦即在所述正六边形的角偶各配置有一个所述存储电容17，在所述正六边形中心包围一个所述存储电容17，正六边形的排布使得所述存储电容17能够最密集的形成于所述存储节点接触部16之上，而不会彼此影响，从而提高器件的集成度。

基于以上所述的存储器及其形成方法，本实用新型还提供了一种包括如上所述的存储器的半导体器件。

本实施例中，所述半导体器件包括：

衬底；

位于所述衬底内的多个线性排布且沿第一方向延伸的有源区串连；

位于所述衬底内的多条第一导体线与多条虚置第一导体线，至少一条所述第一导体线与至少一条所述虚置第一导体线交替间隔排布并贯穿所述有源区串连，所述第一导体线与所述虚置第一导体线呈线性排布且沿与所述第一方向相交的第二方向延伸，所述有源区串连包含多个有源区，所述有源区的两端由所述虚置第一导体线界定；

位于两相邻的所述字线之间的有源区上的第一接触部、位于所述第一接触部上的沿第三方向延伸的第二导体线、位于所述第二导体线两侧且在相邻的所述第一导体线与所述虚置第一导体线之间的有源区上的第二接触部；以及

位于所述第二接触部上的存储电容。

综上所述，本实用新型提供的存储器及半导体器件中，在衬底内形成有多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布，所述虚置字线具有界定有源区两端的隔离闸功能，并且能够避免漏电流从所述虚置字线的一侧泄露到另一侧，避免相邻存储晶体管之间的漏电流，从而改善存储器的漏电流现象。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种存储器，其特征在于，包括：

衬底；

位于所述衬底内的多个呈线性排布且沿第一方向延伸的有源区串连；

位于所述衬底内的多条字线与多条虚置字线，至少一条所述字线与至少一条所述虚置字线交替间隔排布并贯穿所述有源区串连，所述字线与所述虚置字线呈线性排布且沿与所述第一方向相交的第二方向延伸，所述有源区串连包含多个有源区，所述有源区的两端由所述虚置字线界定；

位于两相邻的所述字线之间的有源区上的位线接触部、位于所述位线接触部上的沿第三方向延伸的位线、位于所述位线两侧且在相邻的所述字线与所述虚置字线之间的有源区上的存储节点接触部；以及

位于所述存储节点接触部上的存储电容。

2.如权利要求1所述的存储器，其特征在于，相邻的多个所述存储电容排布成六方最密排布，在正六边形的角偶各配置有一个所述存储电容，正六边形的中心包围一个所述存储电容。

3.如权利要求1或2所述的存储器，其特征在于，所述第一方向与第三方向的夹角为15°～35°，所述第二方向与所述第三方向相垂直。

4.如权利要求1或2所述的存储器，其特征在于，所述虚置字线与所述字线具有相同结构和相同在所述衬底内的沉置深度。

5.如权利要求1或2所述的存储器，其特征在于，相邻的两条虚置字线之间排布有两条所述字线。

6.如权利要求1或2所述的存储器，其特征在于，所述虚置字线的控制电压的范围为：-1.5v～0v。

7.一种半导体器件，其特征在于，包括：

衬底；

位于所述衬底内的多个呈线性排布且沿第一方向延伸的有源区串连；

位于所述衬底内的多条第一导体线与多条虚置第一导体线，至少一条所述第一导体线与至少一条所述虚置第一导体线交替间隔排布并贯穿所述有源区串连，所述第一导体线与所述虚置第一导体线呈线性排布且沿与所述第一方向相交的第二方向延伸，所述有源区串连包含多个有源区，所述有源区的两端由所述虚置第一导体线界定；

位于两相邻的所述第一导体线之间的有源区上的第一接触部、位于所述第一接触部上的沿第三方向延伸的第二导体线、位于所述第二导体线两侧且在相邻的所述第一导体线与所述虚置第一导体线之间的有源区上的第二接触部；以及

位于所述第二接触部上的存储电容。