CN206807421U - 一种接口电路 - Google Patents
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Abstract
本实用新型提供一种接口电路，其包括：逻辑单元；第一输出驱动电路，其包括第一预驱动逻辑、第一输出单元和与第一输出单元的输出端连接的第一输出垫片；第二输出驱动电路，其包括第二预驱动逻辑、第二输出单元和与第二输出单元的输出端连接的第二输出垫片；选择第一输出垫片和第二输出垫片中一个与输出引脚相连。这样，其既能兼容高工作电压、低线性度的输出，也能兼容低工作电压、高线性度的输出，芯片面积小。
Description
【技术领域】
本实用新型涉及接口电路，尤其涉及一种兼容两种标准的接口电路。
【背景技术】
DDR2接口的工作特点为高压(1.8V)、低线性度，DDR4接口工作特点为低压(1.2V)、高线性度。若想达到同样驱动能力，高压器件工作电压越低，所需数量越多。同时现有技术中线性度是通过CMOS场效应管与电阻按一定比例组合而成，线性度越高，则需要组合的CMOS场效应管与电阻数量越多，面积越大。因而，为了保证DDR4接口的高线性度，面积增加很多。
DDR2(Double Data Rate 3)接口的工作电压为1.8V，DDR4(Double Data Rate 4)及LPDDR4(Low Power Double Data Rate 4)接口的工作电压约为1.2V。若要二者兼容，现有技术中采用耐高压(1.8V及以上电压)的器件来设计最终驱动电路。则其中DDR4及LPDDR4只能用1.2V电压驱动高压器件，导致高压器件非完全开启状态。与单独的DDR2相比，若要满足新增的(LP)DDR4的线性度，驱动能力等规范，则需要增加更多额外数量的高压器件，因此面积极大。
因此，需要提出一种方案来克服上述问题。
【实用新型内容】
本实用新型的目的在于提供一种接口电路，其既能兼容高工作电压、低线性度的输出，也能兼容低工作电压、高线性度的输出，芯片面积小。
为了解决上述问题，根据本实用新型的一个方面，本实用新型提供一种一种接口电路，其包括：逻辑单元；第一输出驱动电路，其包括第一预驱动逻辑、第一输出单元和与第一输出单元的输出端连接的第一输出垫片；第二输出驱动电路，其包括第二预驱动逻辑、第二输出单元和与第二输出单元的输出端连接的第二输出垫片；选择第一输出垫片和第二输出垫片中一个与输出引脚相连。
进一步的，对于第一种标准的应用，将第一输出垫片与输出引脚相连，该第一输出驱动电路工作，第二输出驱动电路不工作；对于第二种标准的应用，将第二输出垫片与输出引脚相连，该第二输出驱动电路工作，第一输出驱动电路不工作。
进一步的，第一标准是DDR2或DDR3；第二标准是DDR4、LPDDR2、LPDDR3或LPDDR4。
进一步的，第一输出驱动电路支持第一工作电压、低线性度的信号的输出；第二输出驱动电路支持第二工作电压、高线性度的信号的输出，第一工作电压高于第二工作电压。
进一步的，第一输出单元包括PMOS晶体管MP1、NMOS晶体管MN1、电阻R1、电阻R2，其中PMOS晶体管MP1的源极接第一工作电压，漏极与电阻R1相连，电阻R1的另一端与第一输出垫片P1相连，NMOS晶体管MN1的源极接地，漏极与电阻R2相连，电阻R2的另一端与第一输出垫片P1相连，PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极与第一预驱动逻辑相连，第一预驱动逻辑的工作电压为第一工作电压，第二输出单元包括PMOS晶体管MP2、NMOS晶体管MN2、电阻R3、电阻R4，PMOS晶体管MP2的源极接第二工作电压，漏极与电阻R3相连，电阻R3的另一端与第二输出垫片P2相连，NMOS晶体管MN2的源极接地，漏极与电阻R4相连，电阻R4的另一端与第二输出垫片P2相连，PMOS晶体管MP2的栅极和NMOS晶体管MN2的栅极与第二预驱动逻辑相连，第二预驱动逻辑的工作电压为第二工作电压。
与现有技术相比，本实用新型中的接口电路，通过设置独立的两个输出驱动电路，其中一个输出驱动电路能够用于高工作电压、低线性度的输出，另一个输出驱动电路能够用于低工作电压、高线性度的输出。
【附图说明】
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本实用新型中的接口电路在一个实施例中的结构示意图。
【具体实施方式】
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
图1为本实用新型中的接口电路100在一个实施例中的结构示意图。
所述接口电路100包括：第一输出驱动电路110、第二输出驱动电路120、逻辑单元130。
所述第一输出驱动电路110包括第一预驱动逻辑111、第一输出单元和与第一输出单元的输出端连接的第一输出垫片P1。第二输出驱动电路120包括第二预驱动逻辑121、第二输出单元和与第二输出单元的输出端连接的第二输出垫片。可以根据应用标准，选择第一输出垫片P1和第二输出垫片P2中一个与输出引脚相连。
对于第一种标准的应用，将第一输出垫片P1与输出引脚相连，该第一输出驱动电路110工作，第二输出驱动电路120不工作。对于第二种标准的应用，将第二输出垫片P2与输出引脚相连，该第二输出驱动电路120工作，第一输出驱动电路110不工作。具体的，第一标准是DDR2或DDR3；第二标准是DDR4、LPDDR2或LPDDR3。
第一输出驱动电路110支持第一工作电压、低线性度的信号的输出，第二输出驱动电路支持第二工作电压、高线性度的信号的输出，第一工作电压高于第二工作电压。具体的，第一工作电压为1.8V，第二工作电压为1.2V，当然也可以是其他值。
这样，本发明为不同的标准设计了不同的驱动输出电路，把DDR2与DDR4的驱动输出分开，DDR2采用高压器件，DDR4采用低压器件。DDR2高压工作下，不需兼顾DDR4的高线性度，因而需要组合的CMOS场效应管与电阻数量可大幅减少。同时，DDR4采用低压器件，低压工作下的低压器件比低压工作下的高压器件，面积同样可大幅减少。DDR2、DDR4各自用各自的器件工作，不需互相兼顾，最终采用时，选择把DDR2的驱动输出电路的输出垫片封装引出或把DDR4的驱动输出电路的输出垫片封装引出。不同时封装，避免采用DDR2工作时，DDR4的低压器件受损。这样设计节省成本。本发明同样适用于DDR3(高压)与LPDDR2/LPDDR3(低压)等高低压电路的兼容设计。
在一个实施例中，第一输出单元包括PMOS晶体管MP1、NMOS晶体管MN1、电阻R1、电阻R2。其中PMOS晶体管MP1的源极接第一工作电压，漏极与电阻R1相连，电阻R1的另一端与第一输出垫片P1相连，NMOS晶体管MN1的源极接地，漏极与电阻R2相连，电阻R2的另一端与第一输出垫片P1相连，PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极与第一预驱动逻辑相连，第一预驱动逻辑的工作电压为第一工作电压。第二输出单元包括PMOS晶体管MP2、NMOS晶体管MN2、电阻R3、电阻R4，PMOS晶体管MP2的源极接第二工作电压，漏极与电阻R3相连，电阻R3的另一端与第二输出垫片P2相连，NMOS晶体管MN2的源极接地，漏极与电阻R4相连，电阻R4的另一端与第二输出垫片P2相连，PMOS晶体管MP2的栅极和NMOS晶体管MN2的栅极与第二预驱动逻辑相连，第二预驱动逻辑的工作电压为第二工作电压。
本实用新型中的“相连”、“相接”、“连接”等表示电性连接的词的含义均表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本实用新型的具体实施方式所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (5)
1.一种接口电路，其特征在于，其包括：
逻辑单元；
第一输出驱动电路，其包括第一预驱动逻辑、第一输出单元和与第一输出单元的输出端连接的第一输出垫片；
第二输出驱动电路，其包括第二预驱动逻辑、第二输出单元和与第二输出单元的输出端连接的第二输出垫片；
选择第一输出垫片和第二输出垫片中一个与输出引脚相连。
2.根据权利要求1所述的接口电路，其特征在于，
对于第一种标准的应用，将第一输出垫片与输出引脚相连，该第一输出驱动电路工作，第二输出驱动电路不工作；
对于第二种标准的应用，将第二输出垫片与输出引脚相连，该第二输出驱动电路工作，第一输出驱动电路不工作。
3.根据权利要求2所述的接口电路，其特征在于，
第一标准是DDR2或DDR3；
第二标准是DDR4、LPDDR2、LPDDR3或LPDDR4。
4.根据权利要求1所述的接口电路，其特征在于，
第一输出驱动电路支持第一工作电压、低线性度的信号的输出；
第二输出驱动电路支持第二工作电压、高线性度的信号的输出，
第一工作电压高于第二工作电压。
5.根据权利要求4所述的接口电路，其特征在于，
第一输出单元包括PMOS晶体管MP1、NMOS晶体管MN1、电阻R1、电阻R2，
其中PMOS晶体管MP1的源极接第一工作电压，漏极与电阻R1相连，电阻R1的另一端与第一输出垫片P1相连，NMOS晶体管MN1的源极接地，漏极与电阻R2相连，电阻R2的另一端与第一输出垫片P1相连，PMOS晶体管MP1的栅极和NMOS晶体管MN1的栅极与第一预驱动逻辑相连，第一预驱动逻辑的工作电压为第一工作电压，
第二输出单元包括PMOS晶体管MP2、NMOS晶体管MN2、电阻R3、电阻R4，PMOS晶体管MP2的源极接第二工作电压，漏极与电阻R3相连，电阻R3的另一端与第二输出垫片P2相连，NMOS晶体管MN2的源极接地，漏极与电阻R4相连，电阻R4的另一端与第二输出垫片P2相连，PMOS晶体管MP2的栅极和NMOS晶体管MN2的栅极与第二预驱动逻辑相连，第二预驱动逻辑的工作电压为第二工作电压。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720757355.4U CN206807421U (zh) | 2017-06-27 | 2017-06-27 | 一种接口电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201720757355.4U CN206807421U (zh) | 2017-06-27 | 2017-06-27 | 一种接口电路 |
Publications (1)
| Publication Number | Publication Date |
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| CN206807421U true CN206807421U (zh) | 2017-12-26 |
Family
ID=60749573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201720757355.4U Active CN206807421U (zh) | 2017-06-27 | 2017-06-27 | 一种接口电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206807421U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10707821B1 (en) | 2019-08-21 | 2020-07-07 | Digwise Technology Corporation, Ltd | Receiver circuit and operation method |
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2017
- 2017-06-27 CN CN201720757355.4U patent/CN206807421U/zh active Active
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| US10707821B1 (en) | 2019-08-21 | 2020-07-07 | Digwise Technology Corporation, Ltd | Receiver circuit and operation method |
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