CN206460351U - 低压差电压调节器单元、电子设备及兼容usb c型标准的控制器 - Google Patents

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Abstract

本公开的实施例涉及低压差电压调节器单元、电子设备及兼容USB C型标准的控制器。低压差电压调节器单元包括误差放大器和功率级，功率级具有环路返回到误差放大器上的输出端子，并且能够向负载递送输出电流。该单元包括多个干线电源输入，多个干线电源输入旨在潜在地分别接收多个不同的电源电压。功率级包括多个功率路径，多个功率路径分别连接在干线电源输入与输出端子之间，是单独地可选择的，并且均包括输出晶体管。该单元还包括选择器电路，其连接至干线电源输入并且被配置成根据选择准则选择功率路径中的一个功率路径。误差放大器包括被配置成选择性地控制所选择的功率路径的输出晶体管的输出级。

Description

低压差电压调节器单元、电子设备及兼容USB C型标准的控 制器
技术领域
本实用新型的实施例涉及低压差电压调节器单元(LDO)，特别是与USB C型标准兼容的那些LDO。
背景技术
USB C型标准是一种新的USB标准，其提供新的特征，即，尤其是USB连接器的可逆定向和USB线缆的方向。另外，USB线缆可以在充电应用中承受高功率，例如能够达到高达60瓦特，这涉及高电源电压，通常从5伏到20伏。由此看来，其它更低的电源电压也是可能的，例如从2.7伏到5.5伏。
使用C型控制器以便管理USB线缆的检测(连接和类型)、通信协议和各种电源电压。
相同的C型控制器可以位于源(电源块，通常是连接至市电的电池充电器)内部，但也位于消耗电力的物体(移动电话、膝上型计算机、平板计算机等)内部，或者甚至位于USB线缆的连接器内部。
然而，存在于这些不同位置中的电源电压通常具有不同的值。
实用新型内容
本公开的目的是提供一种低压差电压调节器单元和电子设备，以至少部分地解决现有技术中的上述问题。
根据实施例，提供了一种低压差电压调节器单元，包括：
多个干线电源输入，所述多个干线电源输入均被配置成接收相应的不同电源电压；
误差放大器；
功率级，具有环路返回到所述误差放大器的输出端子，所述功率级被配置成向负载递送输出电流，其中所述功率级包括多个功率路径，每个功率路径连接在相应的干线电源输入与所述输出端子之间，其中每个功率路径是单独地可选择的并且包括输出晶体管；以及
选择器电路，连接至所述干线电源输入并且被配置成根据选择准则来选择所述功率路径中的一个功率路径，其中所述误差放大器包括被配置成选择性地控制所选择的功率路径的所述输出晶体管的输出级。
根据实施例，提供了一种低压差电压调节器单元，包括：
多个干线电源输入，所述多个干线电源输入均被配置成接收相应的不同电源电压；
误差放大器；
功率级，具有环路返回到所述误差放大器的输出端子，所述功率级被配置成向负载递送输出电流，其中所述功率级包括多个功率路径，每个功率路径连接在相应的干线电源输入与所述输出端子之间，其中每个功率路径是单独地可选择的并且包括输出晶体管；以及
选择器电路，连接至所述干线电源输入并且被配置成根据选择准则选择所述功率路径中的一个功率路径，其中所述误差放大器包括被配置成选择性地控制所选择的功率路径的所述输出晶体管的输出级，其中所述选择器单元被供应有存在于所述输出端子处的输出电压，并且所述调节器单元具有启动配置，在所述启动配置中，连接至实际上存在的电源电压的每个功率路径接通，直到所述输出电压达到使得所述选择器电路能够选择所述功率路径中的一个功率路径的阈值。
根据实施例，提供了一种电子设备，包括：
USB C型线缆连接器；
控制器，经由电压总线连接至所述连接器；
模拟前端，耦合至所述控制器；
数字内核，耦合至所述模拟前端；
其中所述控制器包括低压差电压调节器单元，所述低压差电压调节器单元包括：
多个干线电源输入，所述多个干线电源输入均被配置成潜在地接收相应的不同电源电压；
误差放大器；
功率级，具有环路返回到所述误差放大器的输出端子，所述功率级被配置成向负载递送输出电流，其中所述功率级包括多个功率路径，每个功率路径连接在相应的干线电源输入与所述输出端子之间，其中每个功率路径是单独地可选择的并且包括输出晶体管；以及
选择器电路，连接至所述干线电源输入并且被配置成根据选择准则来选择所述功率路径中的一个功率路径，其中所述误差放大器包括被配置成选择性地控制所选择的功率路径的所述输出晶体管的输出级。
根据一个实施例，因此提出了能够由多个电源供应以便为控制器生成固定电源电压的集成的低压差电压调节器。
根据一个实施例，提出了这种类型的调节器的实现，其具有减小的覆盖区并且仅当选择高电源电压时使用功率PMOS晶体管并且针对其它电源电压使用常规PMOS晶体管。
根据一方面，提出了一种低压差电压调节器单元，其包括误差放大器和功率级，功率级具有环路返回到误差放大器上并且能够向负载递送输出电流的输出端子。
根据该方面的一般特征，调节器单元包括多个干线电源输入，其旨在潜在地分别接收多个不同的电源电压。
功率级包括分别连接在干线电源输入与输出端子之间的多个功率路径，多个功率路径是单独地可选择的，并且每个功率路径包括输出晶体管(或“增益”晶体管)。
术语“多个”应理解为表示“至少两个”。
调节器单元还包括选择器电路，选择器电路连接至干线电源输入并且被配置成根据选择准则选择功率路径中的一个。
误差放大器还包括被配置成选择性地控制所选择的功率路径的输出晶体管的输出级(例如包括“小信号”增益级)。
根据一个实施例，误差放大器包括输入级，输入级具有耦合至输出端子的输入，并且输出级包括分别被分配给功率路径的多个模块，每个模块耦合至输入级的输出，耦合至与对应的功率路径连接的干线电源输入，并且被配置成在选择器电路的命令下控制或不控制对应的功率路径的输出晶体管。
根据一个实施例，每个模块包括：耦合至误差放大器的输入级的输出的模块输入；耦合至对应的输出晶体管的栅极的模块输出；耦合至对应的干线电源输入的模块电源输入；以及连接在模块电源输入与接地之间并且包括模块晶体管的增益级，模块晶体管连接在模块输出与接地之间，其栅极分别经由两个开关连接至模块输入和接地，两个开关是分别通过由选择器电路递送的两个附加控制信号可控的。
每个模块有利地包括连接在模块晶体管的漏极与栅极之间的密勒(Miller)补偿器电路。
根据一个实施例，选择器电路被供应有存在于输出端子处的输出电压，并且调节器单元具有启动配置，在启动配置中，连接至实际存在的电源电压的每个功率路径接通，直到输出电压达到使得选择器电路能够选择功率路径中的一个功率路径的阈值。
此外，误差放大器的输出级的每个模块有利地被配置成在启动配置中接通对应的输出晶体管。
每个输出晶体管例如是PMOS晶体管，其衬底连接至对应的干线电源输入，并且每个模块有利地包括下拉电路，下拉电路连接在模块输出与接地之间并且具有连接至输出端子的控制输入。
该下拉电路例如包括连接在模块输出与接地之间的第一NMOS 晶体管、连接在模块电源输入与第一NMOS晶体管的栅极之间的电阻器、以及连接在第一NMOS晶体管的栅极与接地之间的第二NMOS晶体管，第二NMOS晶体管的栅极连接至输出端子。
根据一个实施例，每个功率路径包括由选择器电路可控的电路，其被配置成允许功率路径被选择或不被选择并且在启动阶段期间接通功率路径。
该可控电路包括例如连接为二极管的辅助PMOS晶体管，其连接在输出晶体管与输出端子之间，并且在其栅极上经由驱动晶体管可控，该驱动晶体管本身在其栅极上由选择器电路可控。
该辅助PMOS晶体管的衬底另外有利地连接至输出端子并且其栅极经由电阻器连接至输出端子。
根据一个实施例，选择器电路包括多个检测器电路，多个检测器电路分别耦合至干线电源输入并且每个检测器电路被配置成检测对应的电源电压越过阈值，并且递送表示越过或未越过阈值的检测逻辑信号。
选择器电路另外包括逻辑模块，其被配置成接收检测逻辑信号并且递送选择信号，选择信号表示根据选择准则选择的功率路径。
该选择准则可以有利地对应于所存在的具有最低值的电源电压。
误差放大器可以被供应有单独的电源电压，但是特别有利的是，其被供应有被递送给调节器单元的输出端子的电源电压。
换言之，误差放大器的输入级具有有利地连接至输出端子的电源输入。
输出晶体管中的至少一个有利地是特别地“高电压”兼容的晶体管，例如功率晶体管，以便能够承受高的电源电压。
根据另一方面，提出了一种控制器，其与包括诸如以上定义的低压差电压调节器单元的USB C型标准兼容。
根据另一方面，提出了一种设备、例如膝上型计算机、或者甚至无线通信设备、诸如蜂窝移动电话或平板计算机，其包括诸如以上定义的控制器。
根据另一方面，提出了一种包括诸如以上定义的控制器的DC电源充电器，例如电池充电器。
根据另一方面，还提出了包括诸如以上定义的控制器的USB C型线缆。
根据本公开的低压差电压调节器单元避免了具有断开的开关的未知状态，从而实现了安全且可预测的启动。
附图说明
通过研究对完全非限制性实施例和附图的详细描述，本实用新型的其它优点和特征将变得显而易见，其中：
图1示出了并入在电子设备中的控制器；
图2示出集成在充电器中的控制器；
图3示出了定位在线缆中的控制器；
图4示出了本实用新型的实施例的调节器的电路图；
图5示出了本实用新型的实施例的调节器的输入级；
图6更详细地示出了示例性实施例；
图7示出了本实用新型的实施例的选择器电路；
图8示出了用于与本实用新型的实施例一起使用的表格；以及
图9和图10示出了本实用新型的实施例的操作。
具体实施方式
在图1至图3中，附图标记CTRL表示与USB C型标准兼容的USB控制器，其包括一个或通常多个低压差电压调节器1(LDO)，LDO 1旨在向具有常规结构并且本身已知的模拟前端模块(AFE)2以及数字内核心3递送固定的经调节的电压。
在图1的实施例中，控制器CTRL定位在设备APP中，例如膝上型计算机或无线通信设备(诸如蜂窝移动电话)、或者甚至是平板计算机。
在本示例中，可以向控制器供应由5表示的USB C型线缆递送的高电压VBUS，其具有例如5伏的标称电平，但是通常能够从5伏到20伏变化，或者向控制器供应由通过例如电池等DC电源4递送的电压VBAT，该电压VBAT能够例如在2.8伏到4.8伏之间变化。
在图2的实施例中，控制器CTRL被并入在充电器7中，例如电池充电器，其具有旨在连接至市电的插头70。充电器7例如被配置成向调节器1供应可以通过USB线缆5传送的高电压VBUS(从5伏到20伏)，或者辅助电压，其电平例如可以是5伏或3.3伏。
在图3的实施例中，控制器CTRL定位在USB线缆5中，更具体地在每个连接器50中，并且然后可以被供应有源自连接器的第一引脚(例如，在标号CC1下标准化的引脚)的辅助电压或源自连接器的第二引脚(例如，在标号CC2下标准化的引脚)的另一辅助电压，它们的电平例如可以从2.7伏到5.5伏变化。
因此可见，低压差电压调节器1必须能够将固定的经调节的电压递送给控制器CTRL的各个元件，而不管可以源自多个不同电源的调节器的电源电压的值。
因此，被并入在控制器CTRL中的调节器1是低压差电压调节器，其可以由多个电源供应，以便生成固定的经调节的电压作为输出。
现在将参照图4至图10更具体地描述这样的调节器1的操作的一个实施例和一个示例。
现在更具体地参考图4，可见，例如被制造为集成在集成电路CI内的调节器1包括误差放大器AE，误差放大器AE接收源自参考电压源(例如带隙参考电压源)的参考电压VREF，其是基本上与温度无关的电压，并且递送接近于0K的温度处硅的带隙的值(其等于1.22电子伏)的约1.25伏的电压。
调节器1还包括具有输出端子BS的功率级ETP，输出端子BS经由分压器电桥PDV(尽管该分压器电桥不是绝对必要的)环路返回到误差放大器，以便向误差放大器的反相输入递送等于a.Vout的电压，其中Vout是递送给调节器的输出端子的输出电压并且具有分压器电桥PDV的分压比。
输出电压Vout是经调节的电压，即，与电源电压的变化无关，在当前情况下，经调节的电压可以是易于可用的电压VBUS、VBAT、VAUX1和VAUX2中的一个。
出于稳定性原因，调节器1可以连接至去耦电容器CL。另外在图4中，附图标记RL表示调节器的负载，其可以是例如模拟前端模块(AFE)2或数字内核3(图1至图3)。
在本实施例中，调节器1因此包括四个干线电源输入EALP1-EALP4，四个干线电源输入EALP1-EALP4旨在潜在地分别接收多个不同的电源电压，在这种情况下为电压VBUS、VBAT、VAUX1和VAUX2。
如下面将更详细地示出的，可以仅存在这些电源电压中的一个，或者可以同时存在多个电源电压。
在这种情况下的电压VBUS是通常能够从5伏到20伏变化的高电压，而电压VBAT是能够例如从2.8伏到4.8伏变化的低电压，电压VAUX1和VAUX2是能够例如从2.7伏到5.5伏变化的中等电压。
调节器1的功率级ETP包括多个功率路径，至少两个功率路径并且在这种情况下是四个功率路径PTH1-PTH4分别连接在干线电源输入EALP1-EALP4与输出端子BS之间。
这些功率路径PTH1-PTH4是单独地可选择的，并且均包括输出晶体管MPgi(i从1到4变化)。
调节器1还包括选择器电路CSL，其连接至干线电源输入EALP1-EALP4并且被配置成根据选择准则来选择功率路径PTH1-PTH4中的一个，下面将给出其示例。
最后，除了接收参考电压VREF和电压a.Vout的输入级ETE之外，误差放大器AE还包括被配置成选择性地控制所选择的功率路径PTHi的输出晶体管MPgi的输出级ETS。
现在更具体地参考图5至图8，以便更详细地描述该调节器1的各种元件。
现在更具体地参考图5，可见，该调节器的输入级ETE可以以常规方式由通过电流源I偏置的差分对来实现，该电流源I被供应有被递送给调节器的输出端子BS的电压Vout。
差分对连接至电流镜。
差分对包括通过其源极连接的两个PMOS晶体管M1和M2。
电流镜由通过其栅极连接并且例如是NMOS晶体管的两个晶体管M3和M4形成。晶体管M3和M4的源极分别连接至差分对中的晶体管M1和M2的漏极。
晶体管M1的栅极对应于误差放大器AE的正输入，并且因此接收参考电压VREF。
晶体管M2的栅极对应于放大器的反相输入，并且接收电压a.Vout。
晶体管M2的漏极形成该输入级ETE的输出并且递送电压VDIFF。
输出级ETS包括多个模块，在这种情况下是分别被分配给功率路径PTH1-PTH4的四个模块MD1-MD4(图4)。
每个模块MDi耦合至误差放大器AE的输入级的输出，并且还耦合至与对应的功率路径PTHi连接的干线电源输入EALPi。
每个模块被配置成在选择器电路CSL的命令下控制或不控制对应的功率路径PTHi的输出晶体管MPgi。
现在更具体地参考图6，以便更详细地描述模块MDi的一个示例性实施例。
所有模块MDi的架构是相同的。只有某些部件的值改变，以便特别地适应对应的输出晶体管的特性。
每个模块MDi包括模块输入EMDi，其耦合至误差放大器AE的输入级ETE的输出，以便接收电压VDIFF。
模块MDi还包括耦合至对应的输出晶体管MPgi的栅极的模块输出SMDi。模块输出SMDi递送信号Vgate_i。
模块MDi包括耦合至对应的干线电源输入EALPi的模块电源输入EALMi。
模块MDi还包括连接在模块电源输入EALMi与接地GND之间的共源极配置ETGi的增益级。
这个(小信号)增益级包括连接在模块输出SMDi与接地GND之间的模块晶体管Mfi，在这种情况下是NMOS晶体管。该模块晶体管Mfi的栅极经由第一开关I1i连接至模块输入EMDi，第一开关I1i由控制信号SWi控制。
模块晶体管Mfi的栅极还经由第二开关I2i连接至接地GND，第二开关I2i由与控制信号SWi互补的控制信号/SWi控制。
增益级还包括连接在模块输出SMDi与模块电源输入EALMi之间的电阻器Zi，其值形成增益级的输出阻抗的值。
如下面将更详细地示出的，选择器电路CSL被供应有存在于输出端子处的输出电压，并且调节器单元1具有启动配置，在启动配置中，连接至实际存在的电源电压的每个功率路径PTHi接通，直到输出电压Vout达到使得选择器电路CSL能够进行操作并且根据选择准则选择功率路径中的一个的阈值。
在这点上，在该启动配置中，每个模块MDi被配置成接通对应的输出晶体管MPgi。
为此，由于每个输出晶体管MPgi是PMOS晶体管，每个模块包括连接在模块输出SMDi与接地GND之间的下拉电路CPDi。
更精确地，该下拉电路CPDi包括连接在模块输出SMDi与接地GND之间的第一NMOS晶体管Ms1、连接在模块电源输入EALMi与第一晶体管Ms1的栅极之间的电阻器Rs、连接在第一晶体管Ms1的栅极与接地之间的第二晶体管Ms2，第二晶体管Ms2的栅极(形成用于该下拉电路的控制输入)连接至输出端子BS以便经由分压器电桥PDV接收电压aVout。
如下面将更详细地示出的，在启动阶段期间，该电路CPDi确保在存在对应的电源电压的情况下信号Vgate_i被拉到接地，而选择器电路不工作，以便在该启动阶段期间接通输出PMOS晶体管MPgi。
最后，尽管这不是必要的，但是模块MDi包括连接在模块晶体管Mfi的漏极与栅极之间的具有常规结构的密勒补偿器电路。
该密勒补偿器电路CCMi包括与电阻器RMi串联连接的电容器CMi。
密勒补偿器电路改善了将输出端子BS连接至误差放大器AE的第一级ETE的反相输入的反馈环路的稳定性。
电容器CMi和电阻器RMi的值以常规方式根据对应的输出晶体管MPgi的特性、误差放大器的输入级的特性以及输出负载的变化范围来确定。
现在返回参考图4，以便更详细地描述功率级ETP的架构。
这包括与潜在电源以及因此干线电源输入EALPi一样多的功率路径PTHi。
该功率级ETP被配置成使得能够直接管理这些多个功率路径，以便在启动阶段结束时选择其中的单个功率路径，并且这样做而不使用常规结构，常规结构将使用单个功率路径与多个常规开关的组合以使得能够选择期望的电源电压。
由于每个功率路径的架构是相同的，因此这里将仅描述这些功率路径中的一个，例如功率路径PTH1。
功率路径PTH1包括输出晶体管或增益晶体管Mpg1，其在这种情况下是工作在其饱和区中的PMOS晶体管，其衬底连接至干线电源输入EALP1。
功率路径PTH1另外包括作为二极管连接的辅助PMOS晶体管MPp1或保护晶体管(其栅极经由电阻器R1连接至其漏极)。附图标记DS1表示该晶体管固有的衬底二极管，其在启动阶段期间在晶体管作为二极管操作时起作用。该二极管DS1由于晶体管MPp1的衬底到输出端子BS的连接而接通，并且在PMOS晶体管的情况下，其由P掺杂的漏极区域和N掺杂的衬底区域形成。
该辅助晶体管MPp1连接在输出晶体管Mpg1与输出端子BS之间，并且当选择功率路径时，其在其衬底连接至输出端子BS的情况下工作在其线性区域中。在启动阶段，它如上所述作为二极管操作。
该辅助晶体管MPp1在其栅极上经由电阻器R1(其允许晶体管作为二极管连接)和经由驱动晶体管TCM1可控，该驱动晶体管TCM1本身在其栅极上是通过由选择器电路CSL递送的控制信号SEL1可控的。
在这里描述的示例中，在四个功率路径PTH1-PTH4中，一个路径(即路径PTH1)是专用于电源VBUS的高电压路径，另一路径(即路径PTH2)专用于由电池递送的电源VBAT的电压路径，而另外两个路径(即路径PTH3和PTH4)是专用于辅助电源VAUX1和VAUX2的中等电压路径。
因此，单个特定高电压部件是输出晶体管Mpg1，其是例如延伸漏极型(extended-drain type)的功率PMOS晶体管。所有其他PMOS晶体管是可以使用CMOS技术生产的常规晶体管。
在使用与例如四个可控开关(其旨在从四个可能的电源电压中选择一个电源电压)结合的单个功率路径的常规调节器架构中，有必要具有五个功率晶体管，即用于旨在用于四个可能的电源电压(不管电源是否是高压电源)的四个开关的四个功率晶体管以及用于功率路径的一个功率晶体管。
因此，本实用新型在这种情况下使得能够节省四个功率晶体管，从而使得能够有利地减小调节器的覆盖区。
现在更具体地参考图7以便描述选择器电路CSL的结构。
选择器电路CSL包括分别耦合至主电源电路EALP1-EALP4的多个检测器电路CDT1-CDT4。
每个检测器电路CDTi被配置成检测潜在地存在于干线电源输入EALPi处的对应的电源电压越过阈值，并且递送表示越过或未越过这个阈值的检测逻辑信号VINi_OK。
每个检测器电路包括比较器CMPi，其非反相输入经由分压器电桥连接至对应的干线电源输入并且其反相输入接收从参考电压源REF2产生的参考电压VREF2。
该参考电压VREF2可以与在误差放大器AE的输入级ETE的非反相输入上接收的电压VREF相同或不同。
各个比较器CMP1-CMP4被供应有在调节器的输出端子BS处可用的电压Vout。
除了检测器电路CDTi之外，选择器电路包括也被供应有电压Vout的逻辑模块MDL，其接收所有检测逻辑信号VINi_OK并且被配置成一方面向控制晶体管TCMi递送控制信号SELi(图4)，并且另一方面，向输出级ETS的模块MDi递送控制信号SWi。
控制信号SELi和SWi一起形成选择信号，以使得能够选择功率路径中的一个并且“断开”其它路径。
当电源电压变得高于VREF2/b时，每个逻辑信号VINi_OK取值1，其中b是相关联的分压器电桥的分压比。
否则，逻辑信号VINi_OK保持值0。
已知每次的单个控制信号SELi必须是活动的(等于1)，逻辑模块MDL包括一组逻辑门，其结构基于期望的选择准则来定义。
选择准则可以如下。
如果存在单个电源电压，则必须选择该电压。
如果存在多个电源电压，则将选择具有最低值的电源电压，从而使得能够最小化所消耗的功率。
在图8中示出了示例性选择图，对于该图，假定调节器1包括三个干线电源输入EALP1-EALP3，其分别旨在潜在地接收高电源电压VBUS、低电源电压VBAT和中等电源电压VAUX。
在启动阶段，还没有电源电压，并且三个逻辑信号VIN1_OK、VIN2_OK和VIN3_OK处于0，三个控制信号SEL1-SEL3也是如此。
一旦电压VAUX已经越过其阈值(VIN3_OK＝1)，如果逻辑信号VIN2_OK为零，则逻辑模块MDL被配置成对控制信号SEL3赋值逻辑值1并且对控制信号SEL1和SEL2赋值逻辑值0，并且这与信号VIN1_OK的逻辑值无关地发生。
换言之，随后将选择电压VAUX，而不管该电压是唯一存在的电压还是与电压VBUS同时存在，因为具有最低值的电压是所选择的电压。
同样，一旦检测逻辑信号VIN2_OK取逻辑值1，则逻辑模块MDL被配置成对控制信号SEL2赋值逻辑值1并且对控制信号SEL1和SEL3赋值逻辑值0，并且这与信号VIN1_OK和VIN3_OK的逻辑值无关地发生。
换言之，这次将被选择的是电压VBAT，而不管它是单独的还是存在两个其他电源电压，因为它是最低电压。
最后，在存在等于0的逻辑信号VIN2_OK和VIN3_OK的情况下，一旦检测逻辑信号VIN1_OK取值1(对应于选择电源电压VBUS)，则控制信号SEL1将取值1，其然后被认为是唯一可用的电源。
此外，只要控制信号SELi为0，则信号SWi在0处现在断开开关I1i(图6)，而信号/SWi处于1，以闭合开关I2i以便将晶体管Mfi的栅极连接至接地。
现在将描述根据本实用新型的调节器的一种操作模式。
在启动阶段，所有功率路径都是有效的，即，一旦实际存在于该功率路径的输入处的对应的电源电压上升，则功率路径就能够接通。
具体地，考虑功率路径PTHi，一旦与该功率路径相关联的电源电压的值(最初为0)增加，则模块MDi(图6)的下拉电路CPD i就将对应的输出晶体管MPgi拉取至接地(Vgate_i被拉取至0)。
具体地，存在于晶体管Ms2的栅极上的电压aVout不足以使该晶体管接通。因此，该晶体管关断，并且选择电阻器Rs，使得存在于晶体管Ms1的栅极处的电压高于用于将该晶体管接通的阈值电压，从而将输出晶体管MPgi的栅极连接至接地。
晶体管MPgi因此接通。
另外，虽然辅助晶体管MPp1因为对应的控制信号SELi为0而关断，然而当该晶体管作为二极管连接时，电流可以流过该晶体管。
因此，一旦电源电压上升，其开始通过对应的输出晶体管MPgi以及通过辅助晶体管MPpi的二极管对输出电容器CL充电。
然后，输出电压Vout跟随该电源电压的值减去二极管的阈值电压之间的差。另外，由于作为二极管连接的辅助晶体管和背对背布置的这些辅助晶体管的衬底二极管DSi，所以不存在反向电流的风险。
一旦输出电压Vout达到阈值(例如，等于上电复位系统的值(例如，在1.2到1.5伏之间)的阈值)，则被供应有该电压Vout的选择器电路CSL可以操作并且确定要选择哪个路径。
在这点上，对应于所选择的路径的控制信号SELi取值1，从而接通控制晶体管TCMi(图4)，这因此将辅助晶体管MPpi的栅极拉取到接地，以使其完全接通。
另外，模块MDi的晶体管Ms2接通，从而关断晶体管Ms1。另一方面，信号SWi取值1，从而闭合开关I1i并且断开开关I2i，从而接通模块晶体管Mfi。然后，控制回路通过误差放大器AE激活。晶体管MPgi的栅极被拉取到保证将输出电压调节到设定电压的电位。应当注意，即使多个电源电压在相同时刻启动，该机制也起作用。因此，如上所述，只要输出电压Vout没有达到其阈值，则选择器电路不工作，但是与实际存在并且同时上升的电源电压对应的路径接通，并且输出电压Vout遵循最高电源电压减去二极管的阈值电压。一旦输出电压Vout变得高于阈值，选择器电路就操作并且接通所选择的功率路径，同时断开其它功率路径。
另外，当调节器处于永久操作时，如果在给定时刻改变存在于干线输入处的电源电压的配置，则选择器电路可以选择与另一功率路径相关联的另一电源电压。
这些操作机制由两个示例(图9和图10)示出。
在图9中，假设仅存在高电压VBUS。
在图9中，曲线C1示出了电压VBUS随时间的演变，而曲线C2示出了输出电压Vout随时间的演变。
在时刻t0，电压VBUS开始上升。考虑在对应的功率路径中作为二极管连接的晶体管，电压Vout在时刻t1开始上升，以跟随电压VBUS，给出或取二极管阈值电压。
然后，在时刻t2，输出电压Vout已经达到其阈值，从而使得选择器电路能够操作。该电路然后选择与电压VBUS相关联的功率路径，从而使得电压Vout在时刻t3能够重新加入电压VBUS。在时刻t3与t4之间，电压Vout重新加入由参考电压VREF施加的设定电压(即，设定电压等于VREF/a)，并且超过时刻t4，存在调节相位。
在图10中，假定电压VBUS和VBAT同时可用。
在该图10中，曲线C1示出了电压VBUS随时间的演变，曲线C2示出了电压VBAT随时间的演变，曲线C3示出了电压Vout随时间的演变。
在时刻t0，两个电压VBUS和VBAT开始上升。
由于被连接为二极管的对应的晶体管，电压Vout跟随最高电源电压(在这种情况下为电压VBUS)，给出或取二极管阈值。
然后，在时刻t2，选择器电路进入操作并且选择与作为最低电压的电压VBAT相关联的功率路径。
然后，电压Vout在时刻t3重新加入电压VBAT，然后在时刻t3与t4之间跟随该电压VBAT，直到达到设定值。线性调节阶段发生在时刻t4之后。
为了在低压差条件下获得高性能的调节器(在PSRR:电源抑制比方面)，建议即使在最小电源条件下也将对应的输出晶体管MPgi保持在其饱和区。
晶体管的操作条件如下：
Vt＜Vgs＜Vds+Vt。
这导致晶体管MPgi的表面积与电压降的平方根的倒数成比例。因此，高压晶体管两端的电压的大的下降对减小表面积具有主要影响。
因此，相对于具有单个功率路径的常规架构，将调节器的覆盖区减小了2到3倍。
本实用新型不限于已经描述的实施例，而是包括所有变型。
因此，代替模块MDi中的下拉电路，可以潜在地使用将在其非反相输入上接收电源电压并且在其反相输入上接收参考电压的比较器配置。另外，对于输出级ETS的其它架构是可能的，例如推挽配置或者缓冲级的使用。
由此看来，上述架构具有以下优点：当在启动时存在电源时，选择器电路关断。另外，当电源足以为选择器电路供电(足够的输出电压)时，选择器电路耦合未使用的电源(由选择准则限定)，并且仅保留旨在用于向USB控制器供电的电源。
因此避免了具有断开的开关的未知状态，从而实现了安全且可预测的启动。
此外，由于选择器电路由调节器的输出供电，因此其不必处理高电压，从而简化了其实现(使用常规晶体管)。

Claims (21)

1.一种低压差电压调节器单元，其特征在于，包括：
多个干线电源输入，所述多个干线电源输入均被配置成接收相应的不同电源电压；
误差放大器；
功率级，具有环路返回到所述误差放大器的输出端子，所述功率级被配置成向负载递送输出电流，其中所述功率级包括多个功率路径，每个功率路径连接在相应的干线电源输入与所述输出端子之间，其中每个功率路径是单独地可选择的并且包括输出晶体管；以及
选择器电路，连接至所述干线电源输入并且被配置成根据选择准则来选择所述功率路径中的一个功率路径，其中所述误差放大器包括被配置成选择性地控制所选择的功率路径的所述输出晶体管的输出级。
2.根据权利要求1所述的调节器单元，其特征在于，所述误差放大器包括输入级，所述输入级具有耦合至所述输出端子的输入，并且其中所述输出级包括分别被分配给所述功率路径的多个模块，每个模块耦合至所述输入级的输出，耦合至与对应的功率路径连接的所述干线电源输入，并且被配置成基于来自所述选择器电路的命令来控制或者不控制所述对应的功率路径的所述输出晶体管。
3.根据权利要求2所述的调节器单元，其特征在于，每个模块包括：
模块输入，耦合至所述误差放大器的所述输入级的输出；
模块输出，耦合至对应的输出晶体管的栅极；
模块电源输入，耦合至对应的干线电源输入；以及
增益级，连接在所述模块电源输入与接地之间，并且包括连接在所述模块输出与接地节点之间的模块晶体管，其中所述模块晶体管的栅极经由第一开关连接至所述模块输入并且经由第二开关连接至所述接地节点，所述第一开关和所述第二开关是通过由所述选择器电路递送的两个附加控制信号可控的。
4.根据权利要求3所述的调节器单元，其特征在于，每个模块包括连接在所述模块晶体管的漏极与栅极之间的密勒补偿器电路。
5.根据权利要求1所述的调节器单元，其特征在于，所述选择器电路包括：多个检测器电路，所述多个检测器电路分别耦合至所述干线电源输入，每个检测器电路被配置成检测对应的电源电压越过阈值并且递送表示越过或未越过所述阈值的检测逻辑信号；以及逻辑模块，所述逻辑模块被配置成接收所述检测逻辑信号，并且递送表示根据所述选择准则选择的所述功率路径的选择信号。
6.根据权利要求1所述的调节器单元，其特征在于，所述选择准则对应于所存在的具有最低值的电源电压。
7.根据权利要求1所述的调节器单元，其特征在于，所述误差放大器包括输入级，所述输入级具有耦合至所述输出端子的输入以及连接至所述输出端子的电源输入。
8.根据权利要求1所述的调节器单元，其特征在于，所述输出晶体管中的至少一个输出晶体管包括功率晶体管。
9.一种兼容USB C型标准的控制器，其特征在于，所述控制器包括根据权利要求1所述的低压差电压调节器单元。
10.一种低压差电压调节器单元，其特征在于，包括：
多个干线电源输入，所述多个干线电源输入均被配置成接收相应的不同电源电压；
误差放大器；
功率级，具有环路返回到所述误差放大器的输出端子，所述功率级被配置成向负载递送输出电流，其中所述功率级包括多个功率路径，每个功率路径连接在相应的干线电源输入与所述输出端子之间，其中每个功率路径是单独地可选择的并且包括输出晶体管；以及
选择器电路，连接至所述干线电源输入并且被配置成根据选择准则选择所述功率路径中的一个功率路径，其中所述误差放大器包括被配置成选择性地控制所选择的功率路径的所述输出晶体管的输出级，其中所述选择器单元被供应有存在于所述输出端子处的输出电压，并且所述调节器单元具有启动配置，在所述启动配置中，连接至实际上存在的电源电压的每个功率路径接通，直到所述输出电压达到使得所述选择器电路能够选择所述功率路径中的一个功率路径的阈值。
11.根据权利要求10所述的调节器单元，其特征在于，所述误差放大器的所述输出级包括分别被分配给所述功率路径的多个模块，每个模块耦合至所述误差放大器的输入级的输出，耦合至与对应的功率路径连接的所述干线电源输入，并且被配置成基于来自所述选择器电路的命令来控制或者不控制所述对应的功率路径的所述输出晶体管，并且其中每个模块在所述启动配置中被配置成接通对应的输出晶体管。
12.根据权利要求11所述的调节器单元，其特征在于，每个输出晶体管是具有连接至对应的干线电源输入的衬底的PMOS晶体管，并且每个模块包括下拉电路，所述下拉电路连接在模块输出与接地节点之间并且具有连接至所述输出端子的控制输入。
13.根据权利要求12所述的调节器单元，其特征在于，所述下拉电路包括：
第一NMOS晶体管，连接在所述模块输出与所述接地节点之间；
电阻器，连接在所述模块电源输入与所述第一NMOS晶体管的栅极之间；以及
第二NMOS晶体管，连接在所述第一NMOS晶体管的栅极与接地之间，所述第二NMOS晶体管具有连接至所述输出端子的栅极。
14.根据权利要求10所述的调节器单元，其特征在于，每个功率路径包括由所述选择器电路可控的电路，所述电路被配置成使得所述功率路径能够被选择或者不被选择并且在所述启动配置期间接通所述功率路径。
15.根据权利要求14所述的调节器单元，其特征在于，所述可控的电路包括辅助PMOS晶体管，所述辅助PMOS晶体管具有连接至所述输出端子的衬底以及经由电阻器连接至所述输出端子的栅极，所述辅助晶体管连接在所述输出晶体管与所述输出端子之间并且经由驱动晶体管在其栅极上可控，所述驱动晶体管是由所述选择电路可控的。
16.根据权利要求10所述的调节器单元，其特征在于，所述误差放大器包括输入级，所述输入级具有耦合至所述输出端子的输入；
其中所述输出级包括分别被分配给所述功率路径的多个模块，每个模块耦合至所述输入级的输出，耦合至与对应的功率路径连接的所述干线电源输入，并且被配置成基于来自所述选择器电路的命令来控制或者不控制所述对应的功率路径的所述输出晶体管；以及其中每个模块包括：
模块输入，耦合至所述误差放大器的所述输入级的输出；
模块输出，耦合至对应的输出晶体管的栅极；
模块电源输入，耦合至对应的干线电源输入；以及
增益级，连接在所述模块电源输入与接地之间，并且包括连接在所述模块输出与接地节点之间的模块晶体管，其中所述模块晶体管的栅极经由第一开关连接至所述模块输入并且经由第二开关连接至所述接地节点，所述第一开关和所述第二开关是通过由所述选择器电路递送的两个附加控制信号可控的。
17.一种电子设备，其特征在于，包括：
USB C型线缆连接器；
控制器，经由电压总线连接至所述连接器；
模拟前端，耦合至所述控制器；
数字内核，耦合至所述模拟前端；
其中所述控制器包括低压差电压调节器单元，所述低压差电压调节器单元包括：
多个干线电源输入，所述多个干线电源输入均被配置成潜在地接收相应的不同电源电压；
误差放大器；
功率级，具有环路返回到所述误差放大器的输出端子，所述功率级被配置成向负载递送输出电流，其中所述功率级包括多个功率路径，每个功率路径连接在相应的干线电源输入与所述输出端子之间，其中每个功率路径是单独地可选择的并且包括输出晶体管；以及
选择器电路，连接至所述干线电源输入并且被配置成根据选择准则来选择所述功率路径中的一个功率路径，其中所述误差放大器包括被配置成选择性地控制所选择的功率路径的所述输出晶体管的输出级。
18.根据权利要求17所述的设备，其特征在于，还包括耦合至所述控制器的电池。
19.根据权利要求17所述的设备，其特征在于，还包括具有AC输入和DC输出的充电电路，所述DC输出耦合至所述控制器，所述AC输入被配置成连接至干线电源。
20.根据权利要求17所述的设备，其特征在于，还包括第二USB连接器和线缆，所述线缆将所述USB C型线缆连接器电气地以及物理地连接至所述第二USB连接器，其中所述控制器、所述模拟前端和所述数字内核位于所述USB C型线缆连接器中。
21.根据权利要求20所述的设备，其特征在于，所述第二USB连接器包括第二USB C型线缆连接器，并且包括与所述USB C型线缆连接器的所述控制器具有相同设计的控制器。
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