CN205900553U - 能降低栅极电容的分离栅mosfet器件结构 - Google Patents
能降低栅极电容的分离栅mosfet器件结构 Download PDFInfo
- Publication number
- CN205900553U CN205900553U CN201620793262.2U CN201620793262U CN205900553U CN 205900553 U CN205900553 U CN 205900553U CN 201620793262 U CN201620793262 U CN 201620793262U CN 205900553 U CN205900553 U CN 205900553U
- Authority
- CN
- China
- Prior art keywords
- source
- conductive polysilicon
- type
- groove
- mosfet device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型提出的能降低栅极电容的分离栅MOSFET器件结构，N型外延层位于N型重掺杂衬底上且邻接，N型外延层内设有沟槽，N型源极区和P型体区位于沟槽两侧且邻接，且N型源极区设于P型体区内，沟槽分为上下两部分，下部分沟槽内置有厚氧化层槽，厚氧化层槽内设置有源极导电多晶硅，上部分沟槽内设有栅极导电多晶硅和栅氧化层，栅氧化层位于栅极导电多晶硅两侧且邻接，栅极导电多晶硅和源极导电多晶硅之间设有厚氧化层；本实用新型提出的分离栅MOSFET器件结构，通过增加源极导电多晶硅和栅极导电多晶硅之间氧化层厚度，能降低器件的栅极电容Ciss和栅源IGSS漏电，同时该器件结构应用更可靠，开关速度更快。
Description
技术领域
本实用新型涉及一种分离栅MOSFET器件结构，尤其一种能降低栅极电容Ciss的分离栅MOSFET器件结构，属于MOSFET技术领域。
背景技术
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。目前，普通分离栅MOSFET可以通过两种工艺实现源极导电多晶硅（source poly）和栅极导电多晶硅（gate poly）的隔离，第一种是在source poly后淀积厚氧化层，然后通过高密度等离子体（HDP）及后刻蚀工艺实现source poly和gate poly的隔离，如图1所示，这种工艺制作方法在中国专利CN201410835652已经被公开了；第二种是直接在source poly后生长栅极氧化层（gate oxide），由于gate oxide较薄，这种方法形成的隔离氧化层很薄，略大于栅氧的厚度，如图2所示，这种很薄的隔离氧化层的工艺不容易控制，且容易导致IGSS漏电过大的问题。
发明内容
本实用新型的目的在于克服现有分离栅MOSFET器件缺点的基础上，提出一种性能优良的分离栅MOSFET器件结构，该结构采用SOI（silicon-on-insulator）制作氧化层的方法，在源极导电多晶硅（source poly）顶部通过调节注入氧离子的剂量和能量控制生长的氧化层的厚度和深度，形成一层厚氧化层，这样不但器件结构的工艺好控制，且能降低器件的栅极电容Ciss和降低栅源IGSS漏电。
为实现以上技术目的，本实用新型的技术方案是：能降低栅极电容Ciss的分离栅MOSFET器件结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括N型重掺杂衬底、N型外延层、厚氧化层槽、沟槽、源极导电多晶硅、厚氧化层、栅极导电多晶硅、栅氧化层、P型体区、N型源极区、绝缘介质层和源极金属，所述N型重掺杂衬底位于器件单元体底部，所述N型外延层位于N型重掺杂衬底上且邻接，所述P型体区有两个，且均设于N型外延层内，所述沟槽设于N型外延层内且与两个P型体区左右邻接，两个P型体区内设有N型源极区，所述N型源极区位于沟槽左右两边且邻接，在沟槽和部分N型源极区上方设有绝缘介质层，在P型体区和部分N型源极区上方设有源极接触孔，所述源极接触孔内填充有源极金属；所述沟槽分为上下两部分，下部分沟槽内置有厚氧化层槽，所述厚氧化层槽内设置有源极导电多晶硅，上部分沟槽内设有栅极导电多晶硅和栅氧化层，所述栅氧化层位于栅极导电多晶硅两侧且邻接，所述栅极导电多晶硅和源极导电多晶硅之间设有厚氧化层。
进一步地，所述栅极导电多晶硅的形状为倒置的“凹”字形，厚氧化层设置在凹形区内。
进一步地，所述源极金属和栅极导电多晶硅之间通过绝缘介质层隔开。
进一步地，所述源极金属和源极导电多晶硅在终端开孔处连接
进一步地，沟槽的深度为3.5~ 4.5um。
进一步地，所述栅极导电多晶硅和源极导电多晶硅之间的厚氧化层的厚度为1600A~2400A。
进一步地，所述栅氧化层的厚度为800A~1200A。
从以上描述可以看出，本实用新型的有益效果在于：
1）本实用新型的器件结构能够有效降低器件的栅极电容Ciss和栅源之间的IGSS漏电；
2）本实用新型的器件结构不影响器件的其他参数，采用SOI制作氧化层OXIDE的方法，不但工艺容易控制，且不增加光刻版的数量，不增加器件制造成本；
3）本实用新型的器件结构应用更可靠，开关速度更快。
附图说明
图1为现有技术的分离栅MOSFET单元体的剖面结构示意图。
图2为现有技术的分离栅MOSFET单元体的剖面结构示意图。
图3为本实用新型的分离栅MOSFET单元体的剖面结构示意图。
图4为本实用新型沟槽内源极导电多晶硅形成的剖面结构示意图。
图5为本实用新型源极导电多晶硅和栅极导电多晶硅之间氧化层形成的剖面结构示意图。
图6为本实用新型沟槽内栅极导电多晶硅形成的剖面结构示意图。
附图说明：1-N型重掺杂衬底、2-N型外延层、3-厚氧化层槽、4-沟槽、5-源极导电多晶硅、6-厚氧化层、7-栅极导电多晶硅、8-栅氧化层、9-P型体区、10-N型源极区、11-绝缘介质层、12-源极金属。
具体实施方式
下面结合具体附图对本实用新型作进一步说明。
根据附图3所述，一种能降低栅极电容Ciss和减小IGSS的分离栅MOSFET器件结构包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括N型重掺杂衬底1、N型外延层2、厚氧化层槽3、沟槽4、源极导电多晶硅5、厚氧化层6、栅极导电多晶硅7、栅氧化层8、P型体区9、N型源极区10、绝缘介质层11和源极金属12，所述N型重掺杂衬底1位于器件单元体底部，所述N型外延层2位于N型重掺杂衬底1上且邻接，所述P型体区9有两个，且均设于N型外延层2内，所述沟槽4设于N型外延层2内且与两个P型体区9左右邻接，两个P型体区9内设有N型源极区10，所述N型源极区10位于沟槽4左右两边且邻接，在沟槽4和部分N型源极区10上方设有绝缘介质层11，在P型体区9和部分N型源极区10上方设有源极接触孔，所述源极接触孔内填充有源极金属12；所述沟槽4分为上下两部分，下部分沟槽4内置有厚氧化层槽3，所述厚氧化层槽3内设置有源极导电多晶硅5，上部分沟槽4内设有栅极导电多晶硅7和栅氧化层8，所述栅氧化层8位于栅极导电多晶硅7两侧且邻接，所述栅极导电多晶硅7和源极导电多晶硅5之间设有厚氧化层6。所述栅极导电多晶硅7的形状为倒置的“凹”字形。所述源极金属12和栅极导电多晶硅7之间通过绝缘介质层11隔开。源极导电多晶硅7上方在终端设有金属连接孔，所述源极金属12也填充在终端的金属连接孔内，使得源极金属12和源极导电多晶硅7在终端开孔处连接。沟槽4的深度为3.5~4.5um。所述栅极导电多晶硅7和源极导电多晶硅5之间的厚氧化层6的厚度为1600A~2400A。所述栅氧化层8的厚度约为800A~1200A。
根据附图4所示为沟槽4内源极导电多晶硅5的剖面结构示意图，首先，通过刻蚀得到沟槽4，深度为3.5~4.5um，淀积生长氧化层，厚度约为3000A~6000A（厚度根据不同电压相应调整），淀积多晶硅并回刻，再经过氧化层刻蚀，得到源极导电多晶硅5；
根据附图5所示，采用SOI（silicon-on-insulator）制作氧化层的方法，在源极导电多晶硅5的顶部分步注入不同能量的氧离子，来控制注入的深度，注入剂量约为4*1017/cm2，在源极导电多晶硅5的顶部得到的氧化层厚度为800A~1200A；
根据附图6所示，在图5所示的沟槽4内淀积生长栅氧化层8，厚度为800A~1200A，在栅氧化层8上淀积多晶硅，经过多晶硅和氧化层回刻，得到形状为倒置的“凹”字形的栅极导电多晶硅7；
本实用新型的能降低栅极电容的分离栅MOSFET器件结构，采用SOI（silicon-on-insulator）制作氧化层的方法，在源极导电多晶硅5顶部注入氧离子，形成一层氧化层，加厚了源极导电多晶硅5和栅极导电多晶硅7之间氧化层的厚度，栅极电容Ciss为源极导电多晶硅5和栅极导电多晶硅7之间的电容，通过增加两者之间的氧化层的厚度，相当于增加了电容两极板之间的距离，从而降低了栅极电容Ciss；增加源极导电多晶硅5和栅极导电多晶硅7之间的氧化层的厚度，还能降低栅源之的IGSS漏电，主要是降低了栅极导电多晶硅7和源极导电多晶硅5之间的IGSS漏电；该器件结构使得器件应用更可靠，开关速度更快。
Claims (7)
1.能降低栅极电容的分离栅MOSFET器件结构，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区由若干个MOSFET器件单元体并联而成，其特征在于：所述MOSFET器件单元体包括N型重掺杂衬底（1）、N型外延层（2）、厚氧化层槽（3）、沟槽（4）、源极导电多晶硅（5）、厚氧化层（6）、栅极导电多晶硅（7）、栅氧化层（8）、P型体区（9）、N型源极区（10）、绝缘介质层（11）和源极金属（12），所述N型重掺杂衬底（1）位于器件单元体底部，所述N型外延层（2）位于N型重掺杂衬底（1）上且邻接，所述P型体区（9）有两个，且均设于N型外延层（2）内，所述沟槽（4）设于N型外延层（2）内且与两个P型体区（9）左右邻接，两个P型体区（9）内设有N型源极区（10），所述N型源极区（10）位于沟槽（4）左右两边且邻接，在沟槽（4）和部分N型源极区（10）上方设有绝缘介质层（11），在P型体区（9）和部分N型源极区（10）上方设有源极接触孔，所述源极接触孔内填充有源极金属（12）；所述沟槽（4）分为上下两部分，下部分沟槽（4）内置有厚氧化层槽（3），所述厚氧化层槽（3）内设置有源极导电多晶硅（5），上部分沟槽（4）内设有栅极导电多晶硅（7）和栅氧化层（8），所述栅氧化层（8）位于栅极导电多晶硅（7）两侧且邻接，所述栅极导电多晶硅（7）和源极导电多晶硅（5）之间设有厚氧化层（6）。
2.根据权利要求1所述的能降低栅极电容的分离栅MOSFET器件结构，其特征在于：所述栅极导电多晶硅（7）的形状为倒置的“凹”字形。
3.根据权利要求1所述的能降低栅极电容的分离栅MOSFET器件结构，其特征在于：所述源极金属（12）和栅极导电多晶硅（7）之间通过绝缘介质层（11）隔开。
4.根据权利要求1所述的能降低栅极电容的分离栅MOSFET器件结构，其特征在于：所述源极金属（12）和源极导电多晶硅（7）在终端开孔处连接。
5.根据权利要求1所述的能降低栅极电容的分离栅MOSFET器件结构，其特征在于：沟槽（4）的深度为3.5~ 4.5um。
6.根据权利要求1所述的能降低栅极电容的分离栅MOSFET器件结构，其特征在于：所述栅极导电多晶硅（7）和源极导电多晶硅（5）之间的厚氧化层（6）的厚度为1600A~2400A。
7.根据权利要求1所述的能降低栅极电容的分离栅MOSFET器件结构，其特征在于：所述栅氧化层（8）的厚度为800A~1200A。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201620793262.2U CN205900553U (zh) | 2016-07-26 | 2016-07-26 | 能降低栅极电容的分离栅mosfet器件结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201620793262.2U CN205900553U (zh) | 2016-07-26 | 2016-07-26 | 能降低栅极电容的分离栅mosfet器件结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN205900553U true CN205900553U (zh) | 2017-01-18 |
Family
ID=57785885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201620793262.2U Active CN205900553U (zh) | 2016-07-26 | 2016-07-26 | 能降低栅极电容的分离栅mosfet器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN205900553U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113745316A (zh) * | 2021-08-31 | 2021-12-03 | 深圳市威兆半导体有限公司 | 屏蔽栅mosfet器件、芯片和终端设备 |
-
2016
- 2016-07-26 CN CN201620793262.2U patent/CN205900553U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113745316A (zh) * | 2021-08-31 | 2021-12-03 | 深圳市威兆半导体有限公司 | 屏蔽栅mosfet器件、芯片和终端设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10535764B2 (en) | Device and fabrication of MOS device with island region | |
| CN108172563B (zh) | 一种带有自对准接触孔的沟槽形器件及其制造方法 | |
| CN107204372A (zh) | 一种优化终端结构的沟槽型半导体器件及制造方法 | |
| TW201310550A (zh) | 集成晶胞的掩埋場環場效應電晶體植入空穴供應通路 | |
| CN103178093B (zh) | 高压结型场效应晶体管的结构及制备方法 | |
| WO2009141678A2 (en) | Mos device with integrated schottky diode in active region contact trench | |
| CN107093623A (zh) | 一种具有宽带隙衬底材料的垂直双扩散金属氧化物半导体场效应管 | |
| CN107634093A (zh) | 一种具有渐变氧化层的屏蔽栅mos结构 | |
| WO2021232806A1 (zh) | 沟槽栅金属氧化物半导体场效应管及其制备方法 | |
| CN115148826B (zh) | 一种深沟槽碳化硅jfet结构的制作方法 | |
| CN116110944A (zh) | 一种基于Resurf效应的屏蔽栅沟槽型MOSFET器件及其制备方法 | |
| CN115714141A (zh) | JFET注入型N沟道SiC MOSFET器件及其制备方法 | |
| CN107785367B (zh) | 集成有耗尽型结型场效应晶体管的器件及其制造方法 | |
| CN103515443B (zh) | 一种超结功率器件及其制造方法 | |
| CN205900553U (zh) | 能降低栅极电容的分离栅mosfet器件结构 | |
| EP2643853A2 (en) | Vertical dmos-field effect transistor | |
| WO2007005999A2 (en) | Early contact, high cell density process | |
| CN105957894A (zh) | 一种具有复合介质层结构的dmos | |
| CN108389895A (zh) | 基于超结的集成功率器件及其制造方法 | |
| KR20130036501A (ko) | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 | |
| WO2023093132A1 (zh) | Iegt结构及其制作方法 | |
| CN207474468U (zh) | 一种具有渐变氧化层的屏蔽栅mos结构 | |
| CN103117309A (zh) | 一种横向功率器件结构及其制备方法 | |
| CN203707141U (zh) | 集成梳状栅纵向沟道soi ldmos单元 | |
| CN215578581U (zh) | 一种低压屏蔽栅mosfet器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 214135 China Jiangsu Sensor Network International Innovation Park 200, Linghu Avenue, Wuxi new district. Patentee after: WUXI UNIGROUP MICROELECTRONICS CO.,LTD. Address before: 214135 China Jiangsu Sensor Network International Innovation Park 200, Linghu Avenue, Wuxi new district. Patentee before: WUXI TONGFANG MICROELECTRONICS Co.,Ltd. |