CN205665688U - 基于内存系统的检测装置和主板 - Google Patents
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Abstract
本实用新型提供一种基于内存系统的检测装置和主板，该装置包括：FPGA芯片、以及用于插设在内存插槽的金手指组件；FPGA芯片上设有用于存储内存总线的信号的多个触发器，金手指组件包括多个金手指，触发器的个数与金手指的个数相同，且触发器与金手指一一对应，每个触发器与对应的金手指连接；其中，金手指组件插设在内存插槽中后，金手指组件与内存总线连通；在本实用新型中，金手指组件中的金手指分别把内存总线的所有信号线上的信号传输给与其对应的触发器，并由触发器对内存总线的所有信号线上的信号进行锁存，进而，FPGA芯片可以内存总线的所有信号线上的信号同时进行测试处理，提高了内存总线的测试效率。
Description
技术领域
本实用新型涉及集成电路设计领域，尤其涉及一种基于内存系统的检测装置和主板。
背景技术
内存控制器是计算机系统内部控制内存并且通过内存控制器使内存与中央处理单元(Central Processing Unit，简称CPU)之间交换数据的重要组成部分，内存控制器一般集成于CPU的内部，而内存控制器的稳定性和性能很大程度上影响计算机整体性能的稳定性，为了保证计算机高效、稳定地运行，一般需要根据计算机主板上的CPU与内存插槽的布局调整内存控制器的配置参数。
现有技术中，通常采用示波器测试计算机主板上的内存卡槽中设置的内存对应的内存总线，并根据内存总线的测试结果配置内存控制器的配置参数，具体地，将示波器的输入端焊接在待测试的内存总线的单根信号线上，并采用该示波器以及测试软件对单根信号线进行测试，依次类推，直至完成对所有内存总线的测试，从而获取内存总线的时序参数信息，并根据内存总线的时序参数信息配置内存控制器的配置参数。
但是，现有技术中，需要采用示波器对内存总线的单根信号线逐一测试，测试效率不高。
实用新型内容
本实用新型提供一种基于内存系统的检测装置和主板，用于解决现有技术中，内存总线测试效率低下的问题。
本实用新型实施例第一方面提供一种基于内存系统的检测装置，包括：FPGA芯片、以及用于插设在内存插槽的金手指组件；
所述FPGA芯片上设有用于存储内存总线的信号的多个触发器，所述金手指组件包括多个金手指，所述触发器的个数与所述金手指的个数相同，且所述触发器与所述金手指一一对应，每个触发器与对应的金手指连接；
其中，所述金手指组件插设在所述内存插槽中后，所述金手指组件与所述内存总线连通。
如上所述的装置，所述装置还包括：时钟；
所述FPGA芯片上还设有锁相环，所述锁相环的输入端与所述时钟的输出端连接，所述锁相环的输出端与所述多个触发器的输入端分别连接；
其中，所述锁相环根据所述时钟输出的时钟信号控制所述触发器存储内存总线的信号的频率。
如上所述的装置，所述FPGA芯片上还设有存储器，所述存储器的输入端与所述多个触发器的输出端分别连接，用于接收所述多个触发器分别传输的内存总线的信号。
如上所述的装置，所述FPGA芯片上还设有测试接口，所述测试接口的输入端与所述存储器的输出端连接，用于获取并传输所述存储器输出的内存总线的信号。
如上所述的装置，所述装置还包括：在线系统编程ISP接口，所述ISP接口的输入端与所述测试接口的输出端连接，用于接收所述测试接口传输的所述内存总线的信号，并将所述内存总线的信号进行显示。
本实用新型实施例第二方面提供一种主板，包括内存插槽和本实用新型任一实施例提供的基于内存系统的检测装置，其中，所述检测装置与所述内存插槽电连接。
本实用新型实施例提供一种基于内存系统的检测装置和主板，该装置包括：FPGA芯片、以及用于插设在内存插槽的金手指组件；FPGA芯片上设有用于存储内存总线的信号的多个触发器，金手指组件包括多个金手指，触发器的个数与金手指的个数相同，且触发器与金手指一一对应，每个触发器与对应的金手指连接；其中，金手指组件插设在内存插槽中后，金手指组件与内存总线连通；这样，金手指组件中的金手指分别把内存总线的所有信号线上的信号传输给与其对应的触发器，并由触发器对内存总线的所有信号线上的信号进行锁存，进而，FPGA芯片可以内存总线的所有信号线上的信号同时进行测试处理，提高了内存总线的测试效率，避免了现有技术中，需要采用示波器对内存总线的单根信号线逐一测试，测试效率不高的问题。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型提供的基于内存系统的检测装置实施例一的结构示意图；
图2为本实用新型提供的基于内存系统的检测装置实施例二的结构示意图。
附图标记说明：
1：FPGA芯片；
2：金手指组件；
3：时钟；
4：电源；
5：复位模块；
6：PROM；
7：ISP接口；
10：触发器；
11：金手指；
12：锁相环；
13：存储器；
14：测试接口。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
图1为本实用新型提供的基于内存系统的检测装置实施例一的结构示意图，如图1所示，该装置包括：现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)芯片、以及用于插设在内存插槽的金手指组件2。
FPGA芯片1上设有用于存储内存总线的信号的多个触发器，金手指组件2包括多个金手指11，触发器10的个数与金手指11的个数相同，且触发器10与金手指11一一对应，每个触发器10与对应的金手指11连接。
其中，金手指组件2插设在内存插槽中后，金手指组件2与内存总线连通。
在本实施例中，举例说明，内存总线有130根信号线，则金手指组件2中的金手指11分别与内存总线的130根信号线连通，即金手指组件2中包括130根金手指11，以将内存总线的所有信号线上的信号传送给FPGA芯片1，FPGA芯片1中设置有130个触发器10，每个触发器10与对应的金手指11连接，用于采集对应的金手指11上传输的信号，以便FPGA芯片1对所有触发器10采集到的内存总线的信号同时进行检测处理。
在本实施例中，基于内存系统的检测装置包括：FPGA芯片、以及用于插设在内存插槽的金手指组件；FPGA芯片上设有用于存储内存总线的信号的多个触发器，金手指组件包括多个金手指，触发器的个数与金手指的个数相同，且触发器与金手指一一对应，每个触发器与对应的金手指连接；其中，金手指组件插设在内存插槽中后，金手指组件与内存总线连通；这样，金手指组件中的金手指分别把内存总线的所有信号线上的信号传输给与其对应的触发器，并由触发器对内存总线的所有信号线上的信号进行锁存，进而，FPGA芯片可以内存总线的所有信号线上的信号同时进行测试处理，提高了内存总线的测试效率，避免了现有技术中，需要采用示波器对内存总线的单根信号线逐一测试，测试效率不高的问题。
图2为本实用新型提供的基于内存系统的检测装置实施例二的结构示意图，如图2所示，在图1所述实施例的基础上，该装置还包括：时钟3。
FPGA芯片1上还设有锁相环12，锁相环12的输入端与时钟3的输出端连接，锁相环12的输出端与多个触发器的输入端分别连接。
其中，锁相环12根据时钟3输出的时钟信号控制触发器10存储内存总线的信号的频率。
在本实施例中，举例来说，时钟3将其产生的时钟信号发送给锁相环12，锁相环12将时钟信号进行倍频，假如触发器10为上升沿触发锁存数据，则当倍频后的时钟信号的上升沿到达时，所有触发器10采集与其对应的金手指11所传输的总线信号，其中，倍频后的时钟信号的频率大于内存总线的信号的频率，这样，可以保证触发器10可以采集到内存总线上的所有信号。
在本实施例中，基于内存系统的检测装置还包括：时钟，FPGA芯片上还设有锁相环，锁相环的输入端与时钟的输出端连接，锁相环的输出端与多个触发器的输入端分别连接，这样，锁相环可以根据时钟输出的时钟信号控制触发器存储内存总线的信号的频率，以使得触发器可以实时地锁存内存总线的信号。
进一步地，在上述实施例二的基础上，继续参照图2，在本实用新型提供的基于内存系统的检测装置的实施例三中，FPGA芯片1上还设有存储器13，存储器13的输入端与多个触发器10的输出端分别连接，用于接收多个触发器10分别传输的内存总线的信号。
在本实施例中，存储器13可以是先进先出(First In First Out，简称FIFO)存储器，以实现对连续的内存总线的信号流进行缓存，防止在存储操作时丢失数据。
在本实施例中，FPGA芯片上还设有存储器，存储器的输入端与多个触发器的输出端分别连接，用于接收多个触发器分别传输的内存总线的信号，这样，可以实现对多个触发器锁存的内存总线的信号的快速存储，避免在存储操作时丢失数据。
进一步地，在上述实施例三的基础上，继续参照图2，在本实用新型提供的基于内存系统的检测装置的实施例四中，FPGA芯片1上还设有测试接口14，测试接口14的输入端与存储器13的输出端连接，用于获取并传输存储器13输出的内存总线的信号。
在本实施例中，测试接口14可以是联合测试工作组(Joint Test Action Group，简称JTAG)接口。
在本实施例中，FPGA芯片上还设有测试接口，测试接口的输入端与存储器的输出端连接，这样，测试接口可以获取并传输存储器输出的内存总线的信号。
进一步地，在上述实施例四的基础上，继续参照图2，在本实用新型提供的基于内存系统的检测装置的实施例五中，装置还包括：在线系统编程(In-SystemProgrammability，简称ISP)接口，ISP接口7的输入端与测试接口的输出端连接，用于接收测试接口14传输的内存总线的信号，并将内存总线的信号进行显示。
具体地，ISP接口7对采样获取到的内存总线信号进行处理并生成内存总线信号的时序图，并将该时序图进行显示。
在本实施例中，基于内存系统的检测装置还包括：ISP接口，ISP接口的输入端与测试接口的输出端连接，这样，接收测试接口传输的测试后的内存总线的信号，并将测试后的内存总线的信号进行显示。
进一步地，在上述任意实施例的基础上，继续参照图2，该装置还包括：用于为FPGA芯片1供电的电源4、用于复位FPGA芯片1的复位模块5以及用于配置FPGA芯片1的PROM 6。
具体地，电源4、复位模块5以及PROM 6分别与FPGA芯片1上对应的接口连接。
本实用新型实施例还提供一种主板，包括内存插槽和本实用新型任一实施例提供的基于内存系统的检测装置，其中，检测装置与内存插槽电连接。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
Claims (6)
1.一种基于内存系统的检测装置，其特征在于，包括：FPGA芯片、以及用于插设在内存插槽的金手指组件；
所述FPGA芯片上设有用于存储内存总线的信号的多个触发器，所述金手指组件包括多个金手指，所述触发器的个数与所述金手指的个数相同，且所述触发器与所述金手指一一对应，每个触发器与对应的金手指连接；
其中，所述金手指组件插设在所述内存插槽中后，所述金手指组件与所述内存总线连通。
2.根据权利要求1所述的装置，其特征在于，所述装置还包括：时钟；
所述FPGA芯片上还设有锁相环，所述锁相环的输入端与所述时钟的输出端连接，所述锁相环的输出端与所述多个触发器的输入端分别连接；
其中，所述锁相环根据所述时钟输出的时钟信号控制所述触发器存储内存总线的信号的频率。
3.根据权利要求1所述的装置，其特征在于，所述FPGA芯片上还设有存储器，所述存储器的输入端与所述多个触发器的输出端分别连接，用于接收所述多个触发器分别传输的内存总线的信号。
4.根据权利要求3所述的装置，其特征在于，所述FPGA芯片上还设有测试接口，所述测试接口的输入端与所述存储器的输出端连接，用于获取并传输所述存储器输出的内存总线的信号。
5.根据权利要求4所述的装置，其特征在于，所述装置还包括：在线系统编程ISP接口，所述ISP接口的输入端与所述测试接口的输出端连接，用于接收所述测试接口传输的所述内存总线的信号，并将所述内存总线的信号进行显示。
6.一种主板，包括内存插槽和如权利要求1-5任一项所述的基于内存系统的检测装置，其中，所述检测装置与所述内存插槽电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201620478570.6U CN205665688U (zh) | 2016-05-24 | 2016-05-24 | 基于内存系统的检测装置和主板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201620478570.6U CN205665688U (zh) | 2016-05-24 | 2016-05-24 | 基于内存系统的检测装置和主板 |
Publications (1)
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| CN205665688U true CN205665688U (zh) | 2016-10-26 |
Family
ID=57160053
Family Applications (1)
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| CN201620478570.6U Active CN205665688U (zh) | 2016-05-24 | 2016-05-24 | 基于内存系统的检测装置和主板 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108256615A (zh) * | 2016-12-28 | 2018-07-06 | 上海宝存信息科技有限公司 | 存储装置 |
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2016
- 2016-05-24 CN CN201620478570.6U patent/CN205665688U/zh active Active
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