CN204991695U - 智能卡芯片封装结构 - Google Patents
智能卡芯片封装结构 Download PDFInfo
- Publication number
- CN204991695U CN204991695U CN201520676428.8U CN201520676428U CN204991695U CN 204991695 U CN204991695 U CN 204991695U CN 201520676428 U CN201520676428 U CN 201520676428U CN 204991695 U CN204991695 U CN 204991695U
- Authority
- CN
- China
- Prior art keywords
- chip
- flip
- substrate
- pin
- weld pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 57
- 238000005538 encapsulation Methods 0.000 abstract description 6
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 230000005611 electricity Effects 0.000 abstract 1
- 230000002349 favourable effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 238000012856 packing Methods 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011900 installation process Methods 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
本实用新型提供一种智能卡芯片封装结构，所述封装结构包括基板及与所述基板倒装焊接的倒装芯片，所述倒装芯片的一部分引脚倒装焊接至基板，在所述基板上设置有至少一个焊垫，所述焊垫暴露于所述倒装芯片之外，在倒装芯片背离所述基板的一面，所述倒装芯片的另一部分引脚通过金属引线与所述焊垫电连接。本实用新型的优点在于，同时采用倒装封装与打线封装两种封装方式，与倒装焊相比，芯片面积缩小，有利于降低成本，与纯打线封装相比，芯片的利用率有所提高。
Description
技术领域
本实用新型涉及智能卡领域，尤其涉及一种智能卡芯片封装结构。
背景技术
目前智能卡芯片的封装主要有以下两种方式。
参见图1，一种方式是打线键合，是一种使用细金属引线10，利用热、压力、超声波能量为使金属引线10与基板13的焊盘11紧密焊合，实现芯片12与基板13间的电气互连和芯片间的信息互通。该种封装方式在理想控制条件下，引线和基板间会发生电子共享或原子的相互扩散，从而使两种金属间实现原子量级上的键合。但是，其缺点在于，芯片面积有限，难以满足复杂的功能。
参见图2及图3，另一种方式是倒装芯片封装，通过芯片20上的凸点22直接将元器件朝下互连到基板21上，也可以是互连到载体或电路板上，芯片20直接通过凸点22直接连接到基板和载体上。所述凸点22可以是在I/O焊垫上植锡铅球，然后将芯片20翻转加热利用熔融的锡铅球与基板21相结合。该封装形式的芯片结构和I/O端（锡球）方向朝下，由于I/O引出端分布于整个芯片表面，故在封装密度和处理速度上有良好的优势。但是，其缺点在于，芯片面积过大，成本太高。
因此，急需一种封装形式满足人们的需求。
实用新型内容
本实用新型所要解决的技术问题是，提供一种智能卡芯片封装结构，其能够降低成本，提高芯片利用率。
为了解决上述问题，本实用新型提供了一种智能卡芯片封装结构，包括基板及与所述基板倒装焊接的倒装芯片，所述倒装芯片的一部分引脚倒装焊接至基板，在所述基板上设置有至少一个焊垫，所述焊垫暴露于所述倒装芯片之外，在倒装芯片背离所述基板的一面，所述倒装芯片的另一部分引脚通过金属引线与所述焊垫电连接。
进一步，所述基板上设置有两个焊垫，在所述倒装芯片背离所述基板的一面，所述倒装芯片的两个引脚分别通过两条金属引线与所述两个焊垫电连接。
进一步，所述两个引脚分别为接地引脚和NFC引脚。
进一步，两个所述焊垫设置在所述基板的同一边。
进一步，所述倒装芯片的一部分引脚通过焊球与所述基板焊接。
进一步，所述焊垫设置在所述基板边缘，以便于在所述倒装芯片与焊垫之间打线。
本实用新型的优点在于，同时采用倒装封装与打线封装两种封装方式，与倒装焊相比，芯片面积缩小，有利于降低成本，与纯打线封装相比，芯片的利用率有所提高。
本实用新型的另一个优点在于，接地引脚和NFC引脚可以单独连出，有利于提高产品性能。
附图说明
图1是现有的打线封装的结构示意图；
图2是现有的倒装封装的结构示意图
图3是现有的倒装封装的截面示意图；
图4是本实用新型封装结构的第一具体实施方式的示意图；
图5是本实用新型封装结构的第一具体实施方式的截面示意图；
图6A~图6D是本实用新型封装方法的第一具体实施方式的的工艺流程图；
图7是是本实用新型封装结构的第二具体实施方式的示意图。
具体实施方式
下面结合附图对本实用新型提供的智能卡芯片封装结构的具体实施方式做详细说明。
参见图4及图5，本实用新型一种智能卡芯片封装结构的第一具体实施方式包括基板40及与所述基板40倒装焊接的倒装芯片41。
所述倒装芯片41的一部分引脚倒装焊接至所述基板40。在本具体实施方式中，所述倒装芯片41的一部分引脚被植焊球42，翻转所述倒装芯片41，以使所述焊球42与基板40接触，熔化所述焊球42，使得倒装芯片41的一部分引脚通过焊球42与基板40固定及实现电连接。
在所述基板40上设置有至少一个焊垫43，所述焊垫43暴露于所述倒装芯片41之外，即所述倒装芯片41并未遮挡所述焊垫43，以便于后续打线。在倒装芯片41背离所述基板40的一面，所述倒装芯片41的另一部分引脚通过金属引线44与所述焊垫43电连接。所述金属引线的材质可以为铜等本领域常用金属。所述金属引线44打线至倒装芯片41背离基板40的一面，所述倒装芯片41朝向基板40的一面的引脚可通过穿导孔45实现与金属引线44的电连接。所述穿导孔45内填充有导电材料，即倒装芯片41的引脚通过金属化制程连接至倒装芯片41背离基板40的一面。
在本具体实施方式中，所述基板40上设置有两个焊垫43，在所述倒装芯片41背离所述基板40的一面，所述倒装芯片41的两个引脚（附图中未标示），例如，接地引脚和NFC引脚（近距离无线通讯引脚），分别通过两个金属引线44与两个所述焊垫43电连接，以将所述倒装芯片41的接地引脚和NFC引脚引至基板40。在本具体实施方式中，所述倒装芯片41具有八个引脚，其中两个引脚通过打线的方式与基板的焊垫43连接。
本文同时采用倒装封装与打线封装两种封装方式，与倒装焊相比，芯片面积缩小，有利于降低成本，与纯打线封装相比，芯片的利用率有所提高。另外，所述接地引脚和NFC引脚单独引出，有利于提高产品的性能。
进一步，在本具体实施方式中，两个所述焊垫43设置在所述基板40的同一边，便于打线工序的进行。进一步，所述焊垫43设置在所述基板40的边缘，以便于在所述倒装芯片41与焊垫43之间打线，且节约空间，减小封装体积。
图7是本实用新型封装结构的第二具体实施方式的示意图，在本具体实施方式中，所述倒装芯片41包含六个引脚，其中两个引脚通过打线的方式与基板的焊垫43连接。
本实用新型还提供一种智能卡芯片封装结构的封装方法，参见图6A~图6D，以封装结构的第一具体实施方式的结构为例，所述方法包括如下步骤。
步骤（1），参见图6A，提供基板60及芯片61，在所述基板60上设置有至少一个焊垫63。
在本具体实施方式中，所述基板60上设置有两个焊垫63，由于附图6A~图6D为截面示意图，因此，仅能观察到一个焊垫63。两个所述焊垫63设置在所述基板60的同一边，便于打线工序的进行。进一步，所述焊垫63设置在所述基板60的边缘，以便于在所述芯片61与焊垫63之间打线，且节约空间，减小封装体积。
步骤（2），参见图6B，在所述芯片61的一部分引脚上植焊球62。该方法为现有技术，本文不进行描述。
步骤（3），参见图6C，将植有焊球62的芯片61倒装焊接至基板60，进而将所述芯片61的一部分引脚倒装焊接至基板60，所述焊垫63暴露于所述芯片61之外，即所述芯片61并未遮挡所述焊垫63，以便于后续打线。
倒装工艺中，翻转所述芯片61，以使所述焊球62与基板60接触，熔化所述焊球62，使得芯片61的一部分引脚通过焊球62与基板60固定及实现电连接。
步骤（4），参见图6D，在所述芯片61背离所述基板60的一面，将所述芯片61的另一部分引脚通过金属引线64电连接至所述焊垫63。
在本具体实施方式中，所述芯片61的两个引脚（附图中未标示），例如，接地引脚和NFC引脚，分别通过两个金属引线64与两个所述焊垫63电连接，以将所述芯片61的接地引脚和NFC引脚引至基板60。
另一部分引脚通过金属引线64电连接至所述焊垫63的方法即为打线方法，其为现有技术的方法，本文不描述，所述金属引线的材质可以为铜等本领域常用金属。所述金属引线64打线至芯片61背离基板60的一面，所述芯片61朝向基板60的一面的引脚可通过穿导孔65实现与金属引线64的电连接。所述穿导孔65内填充有导电材料，即芯片61的引脚通过金属化制程连接至芯片61背离基板60的一面。
本实用新型同时采用倒装封装与打线封装两种封装方式，与倒装焊相比，芯片面积缩小，有利于降低成本，与纯打线封装相比，芯片的利用率有所提高。另外，所述接地引脚和NFC引脚单独引出，有利于提高产品的性能。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型结构的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (6)
1.一种智能卡芯片封装结构，包括基板及与所述基板倒装焊接的倒装芯片，其特征在于，所述倒装芯片的一部分引脚倒装焊接至基板，在所述基板上设置有至少一个焊垫，所述焊垫暴露于所述倒装芯片之外，在倒装芯片背离所述基板的一面，所述倒装芯片的另一部分引脚通过金属引线与所述焊垫电连接。
2.根据权利要求1所述的智能卡芯片封装结构，其特征在于，所述基板上设置有两个焊垫，在所述倒装芯片背离所述基板的一面，所述倒装芯片的两个引脚分别通过两条金属引线与所述两个焊垫电连接。
3.根据权利要求2所述的智能卡芯片封装结构，其特征在于，所述两个引脚分别为接地引脚和NFC引脚。
4.根据权利要求2所述的智能卡芯片封装结构，其特征在于，两个所述焊垫设置在所述基板的同一边。
5.根据权利要求1所述的智能卡芯片封装结构，其特征在于，所述倒装芯片的一部分引脚通过焊球与所述基板焊接。
6.根据权利要求1所述的智能卡芯片封装结构，其特征在于，所述焊垫设置在所述基板边缘，以便于在所述倒装芯片与焊垫之间打线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520676428.8U CN204991695U (zh) | 2015-09-01 | 2015-09-01 | 智能卡芯片封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520676428.8U CN204991695U (zh) | 2015-09-01 | 2015-09-01 | 智能卡芯片封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN204991695U true CN204991695U (zh) | 2016-01-20 |
Family
ID=55126033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201520676428.8U Active CN204991695U (zh) | 2015-09-01 | 2015-09-01 | 智能卡芯片封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN204991695U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097747A (zh) * | 2015-09-01 | 2015-11-25 | 上海伊诺尔信息技术有限公司 | 智能卡芯片封装结构及封装方法 |
-
2015
- 2015-09-01 CN CN201520676428.8U patent/CN204991695U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105097747A (zh) * | 2015-09-01 | 2015-11-25 | 上海伊诺尔信息技术有限公司 | 智能卡芯片封装结构及封装方法 |
| CN105097747B (zh) * | 2015-09-01 | 2018-07-06 | 上海伊诺尔信息技术有限公司 | 智能卡芯片封装结构及封装方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105789154A (zh) | 一种倒装芯片模组 | |
| CN103887292B (zh) | 堆叠式双芯片封装结构及其制备方法 | |
| CN202977380U (zh) | 一种qfn，dfn集成电路封装用线条式压焊夹具 | |
| CN204991695U (zh) | 智能卡芯片封装结构 | |
| CN105097747A (zh) | 智能卡芯片封装结构及封装方法 | |
| CN206774529U (zh) | 双基岛封装电路 | |
| CN206774530U (zh) | 用于双基岛封装电路的引线框架 | |
| CN205211727U (zh) | 一种指纹识别多芯片封装结构 | |
| CN105355567B (zh) | 双面蚀刻水滴凸点式封装结构及其工艺方法 | |
| CN105206594B (zh) | 单面蚀刻水滴凸点式封装结构及其工艺方法 | |
| CN104681544A (zh) | 多芯片qfn封装结构 | |
| CN210607225U (zh) | 一种双面贴装的封装结构 | |
| CN208873718U (zh) | 指纹感测识别芯片封装结构 | |
| CN105590904A (zh) | 一种指纹识别多芯片封装结构及其制备方法 | |
| CN206789535U (zh) | 一种电力电子器件的扇出型封装结构 | |
| CN208207884U (zh) | 一种电子标签 | |
| CN202042481U (zh) | 一种功率模块 | |
| CN205542749U (zh) | 一种倒装芯片模组 | |
| CN204464266U (zh) | 一种小球间距的pop芯片叠层封装结构 | |
| CN217588929U (zh) | 一种集倒装芯片和引线键合芯片的封装结构 | |
| CN106876362A (zh) | 双基岛封装电路 | |
| CN218585975U (zh) | 一种半导体封装结构 | |
| CN218585980U (zh) | 一种新型半导体封装结构 | |
| CN103887268B (zh) | 一种微型模塑封装手机卡用框架以及框架带 | |
| CN214898439U (zh) | 一种小型esd器件封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190626 Address after: Room 301, Room 3, Building 2, No. 3576 Zhaolou Road, Minhang District, Shanghai, 201112 Patentee after: Shanghai Inore Information Electronics Co.,Ltd. Address before: Room 1001, Building No. 1628 Suzhao Road, Minhang District, Shanghai 201158 Patentee before: SHANGHAI ETERNAL INFORMATION TECHNOLOGY Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| CP03 | Change of name, title or address |
Address after: Room 301, Room 3, Building 2, No. 3576 Zhaolou Road, Minhang District, Shanghai, 201112 Patentee after: Lianxin (Shanghai) Microelectronics Technology Co.,Ltd. Country or region after: China Address before: Room 301, Room 3, Building 2, No. 3576 Zhaolou Road, Minhang District, Shanghai, 201112 Patentee before: Shanghai Inore Information Electronics Co.,Ltd. Country or region before: China |