CN204966503U - 偏置电阻器晶体管半导体器件及半导体器件 - Google Patents

偏置电阻器晶体管半导体器件及半导体器件 Download PDF

Info

Publication number
CN204966503U
CN204966503U CN201520769857.XU CN201520769857U CN204966503U CN 204966503 U CN204966503 U CN 204966503U CN 201520769857 U CN201520769857 U CN 201520769857U CN 204966503 U CN204966503 U CN 204966503U
Authority
CN
China
Prior art keywords
transistor
region
doped region
semiconductor device
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201520769857.XU
Other languages
English (en)
Inventor
D·M·海明格尔
T·基纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN204966503U publication Critical patent/CN204966503U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

本实用新型涉及偏置电阻器晶体管半导体器件及半导体器件。一个目的是解决现有技术的问题。偏置电阻器晶体管半导体器件包括：基极端子；发射极端子；集电极端子；主要双极型晶体管，具有基极、与发射极端子耦合的发射极以及与集电极端子耦合的集电极；第一电阻器，具有与主要双极型晶体管的基极耦合的第一端子，并且具有与基极端子耦合的第二端子；及保护双极型晶体管，具有与主要双极型晶体管的集电极耦合的集电极、与主要双极型晶体管的发射极耦合的基极以及与基极端子耦合的发射极，保护双极型晶体管具有发射极到集电极区，发射极到集电极区被配置为响应于静电放电事件以雪崩模式操作。一个优点是可独立于主要晶体管确定半导体器件的ESD特性。

Description

偏置电阻器晶体管半导体器件及半导体器件
技术领域
本实用新型一般涉及电子器件，而具体地，涉及半导体、其结构和形成半导体器件的方法。
背景技术
在过去，半导体工业将独立的晶体管连同连接到所述晶体管的偏置电阻器一起制造在半导体管芯上。在独立包装中的晶体管和电阻器的这样的组合经常被称为偏置电阻器晶体管(BRT)。这样的偏置电阻器晶体管(BRT)的一个示例是由亚利桑那州凤凰城的SemiconductorComponentsIndustries有限责任公司(以“OnSemiconductor”的公司名义经营)提供的MUN2213。这些BRT通常是包括一系列基极电阻器的双极型功率晶体管。BRT还经常包括连接在双极型晶体管的基极和发射极之间的发射极-基极电阻器。
这样的BRT的一个问题是响应静电放电(ESD)事件的性能。BRT经常具有2KV或更小的人体模型额定值(humanbodymodelrating)。由于ESD事件通常发生在3KV或更大，ESD事件可能损害BRT。在一些情况中，ESD事件将使与接触焊盘相邻的氧化物断裂，所述接触焊盘用于形成BRT的基极与BRT形成于其中的包装的引线或端子之间的电连接。
因此，具有改进的响应ESD事件的性能的BRT是期望的，其具有更高的人体模型额定值，或者将响应ESD事件的对BRT的损害最小化。
实用新型内容
本实用新型的一个目的是解决与现有技术中存在的一个或更多个问题相关的问题。
根据本实用新型的一个方面，提供一种偏置电阻器晶体管半导体器件，包括：基极端子；发射极端子；集电极端子；主要双极型晶体管，具有基极、与所述发射极端子耦合的发射极以及与所述集电极端子耦合的集电极；第一电阻器，具有与所述主要双极型晶体管的所述基极耦合的第一端子，并且具有与所述基极端子耦合的第二端子；以及保护双极型晶体管，具有与所述主要双极型晶体管的所述集电极耦合的集电极、与所述主要双极型晶体管的所述发射极耦合的基极以及与所述基极端子耦合的发射极，所述保护双极型晶体管具有发射极到集电极区，所述发射极到集电极区被配置为响应于静电放电事件以雪崩模式操作。
根据一个实施例，所述保护双极型晶体管的发射极区的至少一部分以及所述保护双极型晶体管的基极区的至少一部分形成为位于所述偏置电阻器晶体管半导体器件的基极接触焊盘之下。
根据一个实施例，所述保护双极型晶体管的发射极-基极结形成为位于所述偏置电阻器晶体管半导体器件的基极接触焊盘之下。
根据一个实施例，所述偏置电阻器晶体管半导体器件还包括保护电阻器，所述保护电阻器具有与所述保护双极型晶体管的所述基极耦合的第一端子以及与所述主要双极型晶体管的所述发射极耦合的第二端子。
根据一个实施例，所述偏置电阻器晶体管半导体器件位于仅具有三个有源端子的半导体包装中。
根据一个实施例，所述偏置电阻器晶体管半导体器件形成在第一传导类型的半导体衬底上，具有：延伸到所述半导体衬底中第一距离的第二传导类型的第一掺杂区；形成在所述第一掺杂区中的所述第一传导类型的第二掺杂区；延伸到所述半导体衬底中第二距离并且与所述第一掺杂区隔开的所述第二传导类型的第三掺杂区；以及形成在所述第三掺杂区中的所述第一传导类型的第四掺杂区，其中所述第三掺杂区和所述第四掺杂区之间的相交处形成所述保护双极型晶体管的发射极-基极结。
根据本实用新型的另一个方面，提供一种半导体器件，包括：第一传导类型的半导体衬底，所述半导体衬底具有第一表面；第二传导类型的第一掺杂区，在所述半导体衬底的所述第一表面上，并且延伸到所述半导体衬底中第一距离，其中所述第一掺杂区形成第一双极型晶体管的基极区；所述第一传导类型的第二掺杂区，在所述第一掺杂区中，其中所述第二掺杂区形成所述第一双极型晶体管的发射极区；所述第二传导类型的第三掺杂区，在所述半导体衬底的所述第一表面上，并且延伸到所述半导体衬底中第二距离，其中所述第三掺杂区形成第二双极型晶体管的基极区；所述第一传导类型的第四掺杂区，在所述第三掺杂区中，其中所述第四掺杂区形成所述第二双极型晶体管的发射极区，并且其中所述半导体衬底的一部分形成所述第一双极型晶体管和所述第二双极型晶体管二者共同的集电极区；电连接件，位于所述第四掺杂区和所述半导体器件的基极节点之间；以及在所述半导体器件的所述基极节点和所述第一掺杂区之间串联地形成的组件。
根据一个实施例，所述半导体器件还包括：位于所述第三掺杂区和所述第四掺杂区的一部分之上的所述半导体器件的基极连接焊盘。
根据本实用新型的又一个方面，提供一种半导体器件，包括：第一晶体管，具有第一载流电极、第二载流电极和控制电极；第一双极型晶体管，具有与所述第一晶体管的所述第一载流电极耦合的集电极、与所述第一晶体管的所述第二载流电极耦合的基极以及与所述半导体器件的第一端子耦合的所述第一双极型晶体管的发射极；以及耦合在所述第一晶体管的所述控制电极与所述第一双极型晶体管的发射极之间的组件。
根据一个实施例，所述第一晶体管是第二双极型晶体管，并且其中所述第一双极型晶体管具有不比所述第一晶体管的发射极-集电极击穿电压或所述第一晶体管的栅极到源极操作电压中的一个小的发射极-集电极击穿电压。
本实用新型的一个优点是可以独立于主要晶体管的特性地确定半导体器件的ESD特性。
附图说明
图1概要地例示了根据本实用新型的半导体器件的部分的实施例的示例；
图2例示了半导体管芯的部分的实施例的示例的放大平面图，根据本实用新型，图1的半导体器件可以形成于其上；
图3例示了根据本实用新型的图2的半导体管芯的部分的实施例的示例的放大剖面图；
图4概要地例示了半导体器件的部分的实施例的示例，根据本实用新型，所述半导体器件是图1的半导体器件的替代实施例；
图5例示了根据本实用新型的图4的半导体器件的放大剖面图的部分的实施例的示例；
图6用图形例示了半导体包装的部分的实施例的示例的放大剖面图，根据本实用新型，所述半导体包装可以用于容纳图1的半导体器件或者图2的半导体管芯。
具体实施方式
为了例示的简明和清晰，图中的元件不必按比例绘制，一些元件可能为了例示的目的而夸大，并且不同图中相同的附图标记指示相同的元件，除非另有所述。另外，为了说明的简明，可能省略了对已熟知的步骤和元件的描述和细节。如此处使用的，载流元件或者载流电极意指承载通过器件的电流的所述器件的元件(诸如MOS晶体管的源极或漏极，或者双极型晶体管的发射极或集电极，或者二极管的阴极或阳极)，而控制元件或控制电极意指控制通过器件的电流的所述器件的元件(诸如MOS晶体管的栅极，或者双极型晶体管的基极)。另外，一个载流元件可以承载沿着一个通过器件的方向的电流(诸如承载进入器件的电流)，而第二载流元件可以承载沿着相反的通过器件的方向的电流(诸如承载离开器件的电流)。尽管此处可以将器件解释为一些N沟道器件或P沟道器件，或者一些N型掺杂区或P型掺杂区，本领域一般技术人员将理解，根据本实用新型，互补器件也是可能的。本领域一般技术人员理解，传导类型指的是一种机制，传导通过所述机制而发生(诸如通过空穴或电子的传导)，因此，传导类型指的不是掺杂浓度而是掺杂类型，诸如P型或N型。本领域技术人员会理解，此处使用的与电路操作有关的“在……期间”“在……时”“当……时”这样的词不是意指一旦起始动作就立刻发生动作的准确的术语，而是可以在由开始的动作引起的反应之间存在一些小的但是合理的延迟，诸如各种传播延迟。另外，术语“在……时时”意指某个动作至少在起始动作的持续时间的一部分内发生。“大约”、“基本上”这样的词的使用基本上意指元件的值具有期望与所述的值或位置接近的参数。然而，如在本领域已熟知的，总是存在阻止值或位置与所述的完全相同的小差异。本领域已确定的是，上至至少百分之十(10％)(而对于半导体掺杂浓度而言上至百分之二十20％)的差异是距离所描述的理想目标的合理差异。当用于提及信号的状态时，术语“断言”意指信号的活跃状态而术语“否定”意指信号的非活跃状态。信号的实际电压值或逻辑状态(诸如“1”或“0”)取决于使用的是正逻辑还是负逻辑。因此，断言可以要么是高电压或高逻辑，要么是低电压或低逻辑，取决于使用的是正逻辑还是负逻辑，而否定可以要么是低电压或低状态，要么是高电压或高逻辑，取决于使用的是正逻辑还是负逻辑。此处，使用正逻辑惯例，但本领域技术人员理解，也可以使用负逻辑惯例。权利要求或/和具体实施方式中的术语“第一”“第二”“第三”等等，在用在元件的名字的一部分中时，用于区分相似的元件，而不是必须用于描述要么按照时间上、空间上排列的要么按照其它方式排列的顺序。应理解，如此使用的术语在合适的条件下是可以互换的，而此处描述的实施例能够按照此处说明的或例示的以外的其它顺序来操作。对“一个实施例”或“实施例”的提及意指结合所述实施例地描述的特定特征、结构或特性包括在本实用新型的至少一个实施例中。因此，“在一个实施例中”或“在实施例中”这样的短语在本说明书通篇各处的出现不必全部指的是相同的实施例，但在一些情况下可能指的是相同的实施例。而且，如同对本领域一般技术人员而言会是明显的一样，在一个或多个实施例中，特定特征、结构或特性可以以任何适合的方式组合。为了附图的清晰，将器件结构的掺杂区例示为具有一般为直的线边缘和角度精确的拐角。然而，本领域技术人员理解，由于掺杂物的扩散和激活，掺杂区的边缘一般可能不是直线，而且拐角可能不是精确的角。
另外，说明书例示了多单元设计(其中主体区是多个多单元区)而不是单主体设计(其中主体区由按照延长的图案形成的单个区构成，通常按照弯曲的图案)。然而，目的在于，本说明书可以应用于多单元实现方式和单基极实现方式二者。
图1概要地例示了半导体器件的部分的实施例的示例，例如偏置电阻器晶体管半导体器件10，其除了别的之外，具有对ESD事件的改进性能。器件10包括主要晶体管16和保护晶体管18。在一个实施例中，器件10可以形成于半导体包装14中，所述半导体包装14包括基极端子11、集电极端子13和发射极端子12。在一个实施例中，器件10形成为仅具有三个外部端子。在实施例中，器件10形成在仅具有三个外部端子的半导体包装中。电组件可以与晶体管16的基极串联连接。在一些实施例中，电组件可以是半导体组件，可以与晶体管16的基极串联连接。其它实施例可以包括，电组件可以是与晶体管16的基极串联连接的基极电阻器20。在一些实施例中，基极电阻器20可以起到晶体管16的基极电流的电流限制电阻器的作用。在一些实施例中，电阻器21可以连接在晶体管16的基极和晶体管16的发射极之间。在实施例中，晶体管18的发射极可以连接到基极节点或节点15，使得电阻器20在节点15和晶体管16的基极之间串联。实施例包括，如在下文还将看到的，节点15可以是器件10的基极接触焊盘或者基极导体焊盘或者基极接触导体。实施例可以包括，晶体管18的发射极连接到节点15。如在下文还将看到的，实施例包括，节点15连接到端子11，因此晶体管18的发射极可以连接到端子11，并且使得电阻器20可以在节点15或实施例中的端子11与晶体管16的基极之间串联连接。通常，如由节点17所例示的，晶体管18的集电极连接到晶体管16的集电极。在实施例中，晶体管18的基极连接到晶体管16的发射极。在一些实施例中，可选的保护电阻器或可选的电阻器23可以在晶体管18的基极和晶体管16的发射极之间串联地形成。在超过晶体管18的发射极-基极击穿电压的电压可能施加到端子11的事件中，电阻器23可以限制到晶体管18的发射极-基极电流，以使对晶体管18的损害最小化。
在正常的操作中，电压可以施加到晶体管16的基极以启动晶体管16以在晶体管16的集电极和发射极之间传导电流。例如，电压可以施加到端子11，目的在于启动晶体管16以在集电极端子13和发射极端子12之间传导电流。施加的启动晶体管16的电压使晶体管18的基极-发射极结反向偏置，使得晶体管18不启动。
在向器件10的ESD放电或ESD事件期间，晶体管18帮助保护器件10不受ESD事件影响。在ESD事件期间，节点15处的电压可以增加并且可能超过晶体管18的击穿电压。在实施例中，ESD事件可能超过晶体管18的发射极-集电极击穿电压(经常被称为BVec)。在示例实施例中，在正ESD事件期间，电压可能超过BVec，因而导致从晶体管18的发射极到集电极的雪崩传导。因此，将ESD电流放电并且不损害晶体管16或晶体管18。在一个实施例中，在负ESD事件期间，ESD电压可能超过晶体管18的集电极-发射极击穿电压(BVce)而晶体管18开始传导电流，诸如例如从节点17到节点15。节点15处的电流流出端子11。在一些实施例中，电流的一部分可以从节点15流到晶体管16的基极，因而启动晶体管16以从节点17到节点24传导电流。因此，将ESD电流放电并且不损害晶体管16或晶体管18。晶体管18的雪崩击穿模式为ESD电流提供了低电阻传导路径，并且帮助将对器件10的损害最小化。作为由晶体管18传导电流的结果的晶体管16的启动为ESD电流提供了额外的低电阻传导路径，并且也帮助将对器件10的损害最小化。在大多数实施例中，电阻器20不是扩散电阻器，因为这样的配置可以在节点15与晶体管16和晶体管18的集电极之间形成寄生二极管。这样的连接在晶体管16的基极到集电极之间的寄生二极管或者甚至非寄生二极管会将基极箝位(clamp)到集电极。本领域技术人员将理解，由于器件10的配置，在ESD事件期间，晶体管16的基极-集电极结不是正向偏置的，而在正常的操作期间，基极不箝位到集电极电压。
在一个示例中，器件10的实施例承受了八(8)KV人体模型ESD放电而不损害器件10。这比先前的BRT器件能承受的大得多。
在一些先前器件中，不存在传导ESD电流的低阻抗路径，而电流(或能量)经常通过传导焊盘和通过下面的绝缘体放电，因而损害先前晶体管。
图2例示了半导体管芯70的一部分的实施例的示例的放大平面图，半导体器件10可以形成于所述半导体管芯70上。
图3例示了沿着图2中例示的剖面线3-3的管芯70的放大剖面图。此描述参照图1到图3。器件10形成于所述半导体衬底25上。在实施例中，衬底25可以包括体硅半导体衬底26和掺杂区27。区域27可以形成为衬底26上的外延层或者可以形成为衬底26内的掺杂区。一个实施例可以包括，区域27和衬底26具有相同的传导类型。一个实施例可以包括，区域27和衬底26具有相同的传导类型，而区域27具有比衬底26更低的掺杂浓度。另一个实施例可以包括，区域27具有N型传导性。晶体管16可以在衬底25的第一部分中形成。掺杂区29可以形成于衬底25的第一部分中，以从衬底25的表面延伸到衬底25中一段距离44。实施例可以包括，区域29延伸到区域27中一段距离44。在实施例中，区域29可以具有与衬底25相反的掺杂类型，而在一些实施例中，区域29可以具有与区域27相反的掺杂类型，目的在于形成晶体管16的基极。在一些实施例中，区域29的掺杂浓度可以比区域27的掺杂浓度大。掺杂区30可以在区域29内形成以延伸到区域29中一段比距离44小的距离。在实施例中，区域30形成晶体管16的发射极。实施例可以包括，区域30具有与衬底25相同的掺杂类型，或者在一些实施例中，区域30具有与区域27相同的掺杂类型。另一个实施例可以包括，区域30具有比区域29的掺杂浓度更大的掺杂浓度。一些实施例可以包括，区域30具有比区域27更大的掺杂浓度。
实施例可以包括，晶体管18可以形成于衬底25的第二部分中。形成具有与区域29相同的掺杂类型的掺杂区41，以延伸到衬底25中一段距离43。实施例可以包括，区域41延伸到区域27中一段距离43。区域41可以形成晶体管18的基极。在一些实施例中，区域41可以形成晶体管18的基极区。掺杂区38可以形成于区域41内，并且通常延伸到区域41中一段比距离43小的距离。区域38通常形成晶体管18的发射极，或者在一些实施例中，形成晶体管18的发射极区。在大多数实施例中，距离43和区域41的掺杂浓度被选择来为晶体管18提供要求的发射极-集电极击穿电压。在一些实施例中，距离43和区域41的掺杂浓度被分别与距离44和区域29的掺杂浓度相关地选择，来为晶体管18提供要求的发射极-集电极击穿电压。形成器件10的方法的实施例可以包括，将区域41和区域29形成为具有不同的掺杂浓度，目的在于形成要求的发射极-集电极击穿电压。另一个实施例可以包括，将区域41的掺杂浓度形成为比区域29的掺杂浓度小。在一个实施例中，区域41和区域29的掺杂浓度和深度被选择为将晶体管18的BVce形成为不比晶体管16的BVce小。在一些实施例中，区域41和区域29的掺杂浓度和深度被选择为将晶体管18的BVebo形成为比晶体管16的BVebo大。在一些实施例中，区域41和区域29的掺杂浓度和深度被选择为允许比晶体管16的BVebo更高的电压在器件10的正常操作期间施加到端子11。一些实施例可以包括，区域41和区域29的掺杂浓度和深度被选择为将晶体管18的BVebo形成为与晶体管16的BVebo相等。在一个实施例中，区域29可以具有P型传导性和在大约1015原子/立方厘米和大约3×1017原子/立方厘米之间的掺杂浓度。实施例可以包括，区域41可以具有在大约5×1014原子/立方厘米和大约1017原子/立方厘米之间的P型掺杂浓度。实施例可以包括，距离44可以在大约五微米到六微米(5微米到6微米)之间。在实施例中，距离43可以形成为大约五微米到八微米(5微米到8微米)之间。
在形成器件10的方法的实施例中，区域29和区域41可以同时形成或者在相同的处理步骤形成，以具有相同的掺杂浓度和相同的深度，使得距离43和距离44可以基本上相等。形成器件10的方法的另一个实施例可以包括将距离43形成为与距离44不同。例如，距离43可以形成为比距离44更大，使得区域41的底部进一步延伸到衬底25中或者在一些实施例中进一步延伸到区域27中。独立于距离44地形成区域43方便调整晶体管18的发射极-基极击穿电压以获得要求的ESD特性。例如，将距离43形成为比距离44更大可以导致为晶体管18形成比晶体管16更高的发射极-集电极击穿电压。例如，形成器件10的方法可以包括不同时地或者在不同的处理步骤形成区域29和区域41。在形成器件10的方法的另一个实施例中，区域41的一部分可以与区域29同时形成，而另一个操作可以被用于调整区域41或区域29中的一个的掺杂浓度，目的在于为晶体管18形成要求的发射极-集电极击穿电压。在形成器件10的方法的另一个实施例中，区域41的部分可以与区域29同时形成，而另一个操作可以被用于调整距离43或距离44。替代地，区域41的一部分可以与区域29同时形成，而另一个操作可以被用于调整距离43或距离44和/或区域29或区域41中的一个或二者的掺杂。在一个实施例中，区域30和区域38可以在相同的处理步骤处或在相同的操作或基本上同时形成。在其它实施例中，区域30和区域38可以单独地形成。实施例可以包括，区域27形成晶体管16和晶体管18二者的共同集电极区。在实施例中，衬底25可以形成为包括晶体管16和晶体管18二者的共同集电极区。实施例可以包括在衬底25的相对表面上形成导体47，目的在于形成到晶体管16和晶体管18的电连接。
如在下文还将看到的，实施例可以包括将晶体管18的至少一部分形成为位于器件10的基极接触焊盘或基极导体焊盘或基极接触导体39之下。另一个实施例可以包括将晶体管18的发射极-基极结的至少一部分，或者替代地，将区域38和区域41的相交处的至少一部分形成为位于基极接触导体39之下。实施例可以包括将晶体管18的发射极的至少一部分(诸如例如区域38的部分)形成为位于基极接触导体39之下。在实施例中，导体34可以形成为电连接到区域30并且电连接到区域41，目的在于形成晶体管16的发射极(诸如区域30)和晶体管18的基极(诸如区域41)之间的电连接。例如，在实施例中，导体34可以形成图1中例示的节点24的至少一部分。绝缘体62可以形成为位于衬底25的表面之上并且在导体34之下，目的在于防止在导体34和下面的衬底25的部分之间形成电连接。在一些实施例中，导体32可以形成晶体管16的基极接触焊盘或基极接触导体31。在另一个实施例中，另一个导体可以形成并且图案化以将导体31形成为晶体管16的基极接触焊盘。实施例可以包括将绝缘体67形成为位于导体31的至少一部分之下，除了别的之外，为了防止导体31与导体32电接触。实施例可以包括将形成导体34形成为节点24，或者替代地形成为节点24的一部分。在其它实施例中，导体34与导体32一起可以形成晶体管16的基极接触导体。导体32可以形成作为到区域29的电连接，目的在于形成到晶体管16的基极的电连接。例如，导体32可以形成图1中例示的节点22的至少一部分。绝缘体63可以形成为位于衬底25的表面之上，目的在于防止在衬底25和导体32和/或导体34之间形成电连接。实施例可以包括将导体37形成为到区域38的电连接，目的在于形成到晶体管18的发射极的电连接。在一个实施例中，导体37可以是图1中例示的节点15的至少一部分。
在另一个实施例中，导体37可以形成为基极接触导体39。在一些实施例中，导体37可以形成为基极接触导体39的部分。例如，另一个绝缘体60可以形成为位于衬底25之上，并且具有位于区域38或者区域38的至少一部分或者在另一个实施例中导体37的至少一部分之上的开口。在一些实施例中，导体39可以是节点15的至少一部分。导体材料可以应用在绝缘体60上并且图案化以位于区域38之上或替代地接触区域38或替代地接触导体37。在实施例中，绝缘体67或者绝缘体67的至少一部分可以形成为位于导体39的至少一部分之下，以防止导体39与导体34电接触。在实施例中导体39和/或在一些实施例中导体37也可以位于至少区域38和区域41之间的结之上，由此位于晶体管18的发射极-基极的结上。一些实施例可以包括将导体39形成为位于区域38和区域41之上。实施例可以包括，区域38和区域41的全部位于形成接触焊盘的导体39的一部分之下。在一些实施例中，导体39的延伸部可以电连接到导体37地形成，和/或在其它实施例中，基极接触导体39可以代替导体37。在一些实施例中，基极接触导体39的延伸部或替代地另一个导体可以用于形成在包装14的端子和晶体管16的基极之间的电连接。在实施例中，基极接触导体39的延伸部或替代地另一个导体可以用于形成在节点15和包装14的端子之间的电连接。例如，导体39可以形成线焊接触焊盘，使得在半导体包装中装配管芯70的步骤期间，丝线可以接合到导体39，而丝线的另一端可以附接到半导体包装的端子。在其它实施例中，基极接触导体39可以形成焊料凸点的接触焊盘，或者其它形成到半导体管芯的电连接的方法。
再次参照图2，在一个实施例中，电阻器20和/或电阻器21可以形成为位于衬底25之上。例如，电阻器20和电阻器21的一个或二者可以形成为多晶硅电阻器。多晶硅电阻器可以形成在绝缘体67的表面上或者在绝缘体67和其它下面的绝缘体之间。在其它实施例中，电阻器20和电阻器21可以形成为膜电阻器或者形成为衬底25中的扩散电阻器或者形成为其它已知类型的电阻器。电阻器23可以形成为区域41的至少一部分，所述区域41的至少一部分处于接触导体34的区域41的部分与区域38和区域41的相交处之间的位置。在其它实施例中，电阻器23可以与电阻器20和电阻器21的任何一个相似地形成。
图4概要地例示了半导体器件110的部分的实施例的示例，所述半导体器件110是器件10的替代实施例。器件110包括主要晶体管116和保护晶体管118。在一个实施例中，器件110可以形成在半导体包装114中，所述半导体包装114包括控制端子111、第一电流端子113和第二电流端子112。在一个实施例中，晶体管116可以是MOS晶体管。实施例可以包括，端子113是器件110的漏极端子，端子111是器件110的栅极端子，而端子112是器件110的源极端子。在大多数实施例中，晶体管118起到与晶体管18(图1)相似的作用。在一些实施例中，器件110包括与器件10的电组件(例如电阻器20)相似并且起到相似作用的组件(例如电阻器120)。器件110可以包括与电阻器23相似并且起到相似作用的可选的电阻器123。器件110的节点115与器件10的节点15相似并且起到相似作用。
响应于正ESD事件，晶体管118起到与晶体管18相似的作用。作为结果，ESD电流的一些流到电阻器120并且启动晶体管116。在实施例中，晶体管118的VBec可以形成为不比晶体管116的栅极到源极操作电压小。在实施例中，器件110可以包括连接到晶体管116的栅极的可选的ESD器件。在一些实施例中，器件110可以包括从晶体管116的栅极连接到晶体管116的源极的可选的背对背二极管，诸如例如背对背配置的二极管105和二极管106。
在实施例中，晶体管118的发射极可以连接到节点115。节点115可以共同连接到端子111和元件120的第一端子。电阻器120的第二端子可以共同连接到节点122和晶体管116的栅极电极。晶体管118的集电极可以共同连接到节点117和晶体管116的漏极。节点117可以连接到端子113。晶体管118的基极可以连接到节点124而晶体管116的源极可以连接到端子112。本领域技术人员将理解，尽管晶体管116可以例示并且解释为N沟道MOS晶体管，但是在其它实施例中其可以是P沟道MOS晶体管。在一些实施例中，晶体管116可以是P沟道MOS晶体管而晶体管118可以是PNP双极型晶体管。
图5例示了包括器件110的半导体管芯的放大剖面图的部分的实施例的示例。此处的描述已参照图4到图5。器件110形成在半导体衬底125上。在实施例中，衬底125可以包括体硅半导体衬底126和掺杂区127。在实施例中，掺杂区127可以与区域27相似。实施例可以包括，形成掺杂区129可以形成在区域127中以具有与区域127相反的传导性，并且可以形成为进入区域127一距离144。在一个实施例中，距离144与距离44相似并且起到相似作用。掺杂区141可以形成以具有与区域127的传导类型相反的传导类型，并且可以形成为进入区域127一距离143。实施例可以包括，区域141和距离143分别与区域41和距离43相似并且起到相似作用。掺杂区130和掺杂区131可以形成在区域129中以分别形成晶体管116的漏极区和源极区。区域129可以是晶体管116的阱区，所述阱区中可以形成沟道区。栅极电极121可以形成为位于区域129的部分之上。
掺杂区138可以形成在区域141中以起到晶体管118的发射极的作用。实施例可以包括，区域138与区域38相似并且起到相似作用。在实施例中，区域141或区域141的一部分可以在形成区域129的步骤期间形成。实施例可以包括，区域138或区域138的一部分可以作为形成区域130和/或区域131的步骤的一部分。
导体137可以形成作为进行到区域138的电连接。导体137可以与区域37相似。在一些实施例中，可以省略与导体37相似的导体137。导体134可以形成为将晶体管118的基极电连接到晶体管116的漏极。器件110还可以包括绝缘体160到绝缘体164以及绝缘体167。在实施例中，绝缘体160到绝缘体164基本上与绝缘体60到绝缘体64相似。实施例可以包括，绝缘体167与绝缘体67相似。
图6用图形例示了半导体包装75的一部分的实施例的示例的放大剖面图，所述半导体包装75可以用于包装14。包装75可以是多种已知包装类型的一个，诸如例如SOT-363、SOT-563、SOT-963、SOT-1123、SC-59、SC-70或SC-75。在实施例中，包装75具有与器件10的三个有源节点(节点15、节点17和节点24)电连接的三个有源端子。端子11连接到节点15，端子12连接到节点24，而端子13连接到节点17。在其它实施例中，器件10可以在半导体包装中，所述半导体包装具有多于三个端子，但只有三个端子是与器件10的节点15、节点17和节点24连接的有源端子。其它实施例可以包括，在具有另一个器件10或其它类型的半导体器件的半导体包装中形成器件10包括：在半导体包装中形成器件的组合，所述半导体包装具有多于三个端子，但只有三个端子是与器件10的节点15、节点17和节点24连接的有源端子。
本领域技术人员将理解，偏置电阻器晶体管半导体器件的实施例可以包括；基极端子；发射极端子；集电极端子；主要双极型晶体管，诸如例如晶体管16，具有基极、与所述发射极端子耦合的发射极以及与所述集电极端子耦合的集电极；第一电阻器，诸如例如电阻器20，具有与所述主要双极型晶体管的所述基极耦合的第一端子，并且具有与所述基极端子耦合的第二端子；以及保护双极型晶体管(诸如例如晶体管18或替代地晶体管118)，具有与所述主要双极型晶体管的所述集电极耦合的集电极、与所述主要双极型晶体管的所述发射极耦合的基极以及与所述基极端子耦合的发射极，所述保护双极型晶体管具有发射极到集电极区，诸如例如区域38和下面的区域27的部分和在一些实施例中的内插(interposed)区域41，所述发射极到集电极区被配置为响应于ESD事件以雪崩模式操作。
另一个实施例可以包括，所述保护双极型晶体管的发射极区的至少一部分以及所述保护双极型晶体管的基极区的至少一部分形成为位于所述偏置电阻器晶体管半导体器件的基极接触焊盘(诸如例如导体39)之下。
实施例可以包括，所述保护双极型晶体管的发射极-基极结(诸如例如与区域38和区域41的交界处相邻的器件10的部分)形成为位于所述偏置电阻器晶体管半导体器件的基极接触焊盘(诸如例如导体39)之下。
在实施例中，半导体器件可以包括具有与所述保护双极型晶体管的所述基极耦合的第一端子以及与所述主要双极型晶体管的所述发射极耦合的第二端子的保护电阻器。
实施例可以包括，偏置电阻器晶体管半导体器件在仅具有三个有源端子的半导体包装中。
在实施例中，偏置电阻器晶体管半导体器件可以包括具有与主要双极型晶体管的所述基极耦合的第一端子以及与所述主要双极型晶体管的所述发射极和所述发射极端子共同耦合的第二端子的第二电阻器。
实施例可以包括，偏置电阻器晶体管半导体器件可以形成在第一传导类型的半导体衬底上，具有延伸到所述半导体衬底中第一距离的第二传导类型的第一掺杂区、形成在所述第一掺杂区中的所述第一传导类型的第二掺杂区、延伸到所述半导体衬底中第二距离并且与所述第一掺杂区隔开的所述第二传导类型的第三掺杂区以及形成在所述第三掺杂区中的所述第一传导类型的第四掺杂区，其中在所述第三掺杂区和所述第四掺杂区之间的相交处形成所述保护双极型晶体管的发射极-基极结。
在实施例中，所述第二距离可以比所述第一距离大。
本领域技术人员将理解，形成半导体器件的方法可以包括：提供第一传导类型的半导体衬底，诸如例如衬底25或替代地衬底26或替代地衬底125或替代地衬底126，所述半导体衬底具有第一表面；在所述半导体衬底的所述第一表面上形成第二传导类型的第一掺杂区，并且延伸到所述半导体衬底中第一距离，其中所述第一掺杂区形成第一双极型晶体管(诸如例如晶体管16)的基极区；在所述第一掺杂区中形成所述第一传导类型的第二掺杂区，其中所述第二掺杂区形成所述第一双极型晶体管的发射极区；在所述半导体衬底的所述第一表面上形成第二传导类型的第三掺杂区，并且延伸到所述半导体衬底中第二距离，其中所述第三掺杂区形成第二双极型晶体管(诸如例如晶体管18)的基极区；在所述第三掺杂区中形成所述第一传导类型的第四掺杂区，其中所述第四掺杂区形成所述第二双极型晶体管的发射极区，其中所述半导体衬底的一部分形成所述第一双极型晶体管和所述第二双极型晶体管二者共同的集电极区；在所述第四掺杂区和所述半导体器件的基极节点之间形成电连接；以及在所述半导体器件的所述基极节点和所述第一掺杂区之间串联地形成电阻器。
所述方法的实施例可以包括将所述半导体衬底形成为仅具有三个有源端子。
在实施例中，所述方法可以包括形成位于所述第三掺杂区和所述第四掺杂区的部分之上的所述半导体器件的基极连接焊盘。
另一个实施例可以包括形成位于所述第二双极型晶体管的发射极-基极结的至少一部分之上的所述半导体器件的基极连接焊盘。
所述方法的实施例可以包括形成要么与所述第一距离基本上相等要么比所述第一距离大的所述第二距离。
所述方法的另一个实施例可以包括将所述第二双极型晶体管的所述发射极区和所述集电极区之间的击穿电压形成为不比所述第一晶体管的集电极-发射极击穿电压小。
实施例可以包括在所述第三掺杂区和所述第二掺杂区之间形成电连接，其中所述第三掺杂区的一部分处于所述电连接和所述第四掺杂区之间的位置，使得所述第三掺杂区的一部分形成耦合在所述第二双极型晶体管的基极和所述第一双极型晶体管的发射极之间的电阻器。
所述方法的另一个实施例可以包括基本上同时形成所述第一掺杂区和所述第三掺杂区。
在实施例中，所述方法可以包括在形成所述第一掺杂区之前形成所述第三掺杂区的至少一部分。
本领域技术人员将理解，半导体器件可以包括：第一晶体管(诸如晶体管16或替代地晶体管116)，具有第一载流电极、第二载流电极和控制电极；第一双极型晶体管(诸如晶体管18或替代地晶体管118)，具有与所述第一晶体管的所述第一载流电极耦合的集电极、与所述第一晶体管的所述第二载流电极耦合的基极和与所述半导体器件的第一节点(诸如例如节点15或替代地节点115)耦合的所述第一双极型晶体管的发射极。
在一个实施例中，组件可以耦合在所述第一晶体管的所述控制电极和所述第一双极型晶体管的所述发射极之间。
在实施例中，所述组件可以是耦合在所述第一晶体管的所述控制电极和所述第一节点之间的半导体电阻器。
另一个实施例可以包括，所述第一双极型晶体管具有不比所述第一晶体管的发射极-集电极击穿电压或所述第一晶体管的栅极到源极操作电压中的一个小的发射极-集电极击穿电压。
鉴于全部上述内容，很明显，公开了新颖的器件和方法。包括在其它特征中的是在具有主要晶体管的管芯上形成保护晶体管。本领域技术人员将理解，通过全部上述内容，保护晶体管(诸如例如晶体管18)可以形成以独立于主要晶体管(诸如例如晶体管16)的特性地确定器件10的ESD特性。将晶体管18的至少一部分形成为位于基极接触导体39之下方便在不增加管芯70的尺寸的情况下形成晶体管18，因此不增加成本。在区域29的处理期间形成区域41还可以方便在不增加成本的情况下形成晶体管18。
尽管用具体的优选实施例和示例实施例说明了说明书的主旨，上述附图和其说明仅描述了主旨的实施例的典型和示例，因而不被认为是限制其范围，很明显，对本领域技术人员而言很多替代和改变是显而易见的。
如下文的权利要求反映的，创造性方面可能比单个上述公开的实施例的全部特征少。因此，下文表述的权利要求清楚地并入此具体实施方式中，每项权利要求作为实用新型的单独实施例立足于其本身。而且，尽管此处描述的一些实施例包括包含在其它实施例中的一些特征而非其它特征，但如本领域技术人员将理解的，不同实施例的特征的组合旨在本实用新型的范围内并且形成不同的实施例。

Claims (10)

1.一种偏置电阻器晶体管半导体器件，其特征在于包括：
基极端子；
发射极端子；
集电极端子；
主要双极型晶体管，具有基极、与所述发射极端子耦合的发射极以及与所述集电极端子耦合的集电极；
第一电阻器，具有与所述主要双极型晶体管的所述基极耦合的第一端子，并且具有与所述基极端子耦合的第二端子；以及
保护双极型晶体管，具有与所述主要双极型晶体管的所述集电极耦合的集电极、与所述主要双极型晶体管的所述发射极耦合的基极以及与所述基极端子耦合的发射极，所述保护双极型晶体管具有发射极到集电极区，所述发射极到集电极区被配置为响应于静电放电事件以雪崩模式操作。
2.根据权利要求1所述的偏置电阻器晶体管半导体器件，其特征在于，所述保护双极型晶体管的发射极区的至少一部分以及所述保护双极型晶体管的基极区的至少一部分形成为位于所述偏置电阻器晶体管半导体器件的基极接触焊盘之下。
3.根据权利要求1所述的偏置电阻器晶体管半导体器件，其特征在于，所述保护双极型晶体管的发射极-基极结形成为位于所述偏置电阻器晶体管半导体器件的基极接触焊盘之下。
4.根据权利要求1所述的偏置电阻器晶体管半导体器件，其特征在于，还包括保护电阻器，所述保护电阻器具有与所述保护双极型晶体管的所述基极耦合的第一端子以及与所述主要双极型晶体管的所述发射极耦合的第二端子。
5.根据权利要求1所述的偏置电阻器晶体管半导体器件，其特征在于，所述偏置电阻器晶体管半导体器件位于仅具有三个有源端子的半导体包装中。
6.根据权利要求1所述的偏置电阻器晶体管半导体器件，其特征在于，所述偏置电阻器晶体管半导体器件形成在第一传导类型的半导体衬底上，具有：延伸到所述半导体衬底中第一距离的第二传导类型的第一掺杂区；形成在所述第一掺杂区中的所述第一传导类型的第二掺杂区；延伸到所述半导体衬底中第二距离并且与所述第一掺杂区隔开的所述第二传导类型的第三掺杂区；以及形成在所述第三掺杂区中的所述第一传导类型的第四掺杂区，其中所述第三掺杂区和所述第四掺杂区之间的相交处形成所述保护双极型晶体管的发射极-基极结。
7.一种半导体器件，其特征在于包括：
第一传导类型的半导体衬底，所述半导体衬底具有第一表面；
第二传导类型的第一掺杂区，在所述半导体衬底的所述第一表面上，并且延伸到所述半导体衬底中第一距离，其中所述第一掺杂区形成第一双极型晶体管的基极区；
所述第一传导类型的第二掺杂区，在所述第一掺杂区中，其中所述第二掺杂区形成所述第一双极型晶体管的发射极区；
所述第二传导类型的第三掺杂区，在所述半导体衬底的所述第一表面上，并且延伸到所述半导体衬底中第二距离，其中所述第三掺杂区形成第二双极型晶体管的基极区；
所述第一传导类型的第四掺杂区，在所述第三掺杂区中，其中所述第四掺杂区形成所述第二双极型晶体管的发射极区，并且其中所述半导体衬底的一部分形成所述第一双极型晶体管和所述第二双极型晶体管二者共同的集电极区；
电连接件，位于所述第四掺杂区和所述半导体器件的基极节点之间；以及
在所述半导体器件的所述基极节点和所述第一掺杂区之间串联地形成的组件。
8.根据权利要求7所述的半导体器件，其特征在于还包括：位于所述第三掺杂区和所述第四掺杂区的一部分之上的所述半导体器件的基极连接焊盘。
9.一种半导体器件，其特征在于包括：
第一晶体管，具有第一载流电极、第二载流电极和控制电极；
第一双极型晶体管，具有与所述第一晶体管的所述第一载流电极耦合的集电极、与所述第一晶体管的所述第二载流电极耦合的基极以及与所述半导体器件的第一端子耦合的所述第一双极型晶体管的发射极；以及
耦合在所述第一晶体管的所述控制电极与所述第一双极型晶体管的发射极之间的组件。
10.根据权利要求9所述的半导体器件，其特征在于所述第一晶体管是第二双极型晶体管，并且其中所述第一双极型晶体管具有不比所述第一晶体管的发射极-集电极击穿电压或所述第一晶体管的栅极到源极操作电压中的一个小的发射极-集电极击穿电压。
CN201520769857.XU 2014-11-03 2015-09-30 偏置电阻器晶体管半导体器件及半导体器件 Active CN204966503U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/531,380 US9520388B2 (en) 2014-11-03 2014-11-03 Method of forming a semiconductor device and structure therefor
US14/531,380 2014-11-03

Publications (1)

Publication Number Publication Date
CN204966503U true CN204966503U (zh) 2016-01-13

Family

ID=55061547

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520769857.XU Active CN204966503U (zh) 2014-11-03 2015-09-30 偏置电阻器晶体管半导体器件及半导体器件

Country Status (2)

Country Link
US (1) US9520388B2 (zh)
CN (1) CN204966503U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390332A (zh) * 2017-08-07 2019-02-26 德克萨斯仪器股份有限公司 具有快速响应和高瞬态电流的esd器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564438A (zh) * 2020-04-27 2020-08-21 上海韦尔半导体股份有限公司 一种瞬态电压抑制保护器件、制作工艺及电子产品

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0463156U (zh) * 1990-10-05 1992-05-29
US5276582A (en) 1992-08-12 1994-01-04 National Semiconductor Corporation ESD protection using npn bipolar transistor
US5751052A (en) 1996-04-01 1998-05-12 Motorola, Inc. Inductive driver circuit and method therefor
US7105912B2 (en) * 2004-09-15 2006-09-12 United Microelectronics Corp. Resistor structure and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390332A (zh) * 2017-08-07 2019-02-26 德克萨斯仪器股份有限公司 具有快速响应和高瞬态电流的esd器件
CN109390332B (zh) * 2017-08-07 2023-11-24 德克萨斯仪器股份有限公司 具有快速响应和高瞬态电流的esd器件

Also Published As

Publication number Publication date
US20160126236A1 (en) 2016-05-05
US9520388B2 (en) 2016-12-13

Similar Documents

Publication Publication Date Title
KR101394913B1 (ko) 트렌치 소자분리를 사용한 래치업 없는 버티컬 ｔｖｓ 다이오드 어레이 구조
US7170136B2 (en) High voltage ESD-protection structure
JP3851001B2 (ja) 静電気保護回路
JP3573674B2 (ja) 半導体集積回路の入出力保護装置とその保護方法
CN101160654B (zh) 半导体集成电路器件和使用该器件的调节器
TW469622B (en) Semiconductor device with ESD protection
CN100514678C (zh) 在接合焊盘下的低电容静电放电保护结构
CN204966503U (zh) 偏置电阻器晶体管半导体器件及半导体器件
US11450656B2 (en) Anti-parallel diode device
CN109390331A (zh) 半导体装置
US5710452A (en) Semiconductor device having electrostatic breakdown protection circuit
JP3902040B2 (ja) 半導体保護装置
JP2834485B2 (ja) バイポーラ・トランジスタ
JP2000294778A (ja) 半導体装置
US10325905B2 (en) Semiconductor device and semiconductor circuit device
CN101442047A (zh) 低触发电压晶闸管静电保护结构
JP2003060059A (ja) 保護回路および保護素子
TWI270193B (en) Diode strings and ESD protection circuits characterized with low leakage current
JP3018417B2 (ja) 集積回路用保護装置
JP5529436B2 (ja) 静電破壊保護回路
US9252592B2 (en) Semiconductor device
TWI805047B (zh) 閘流器
JPS5823471A (ja) 半導体装置
CN111584479B (zh) 静电保护结构和半导体器件
US7656009B2 (en) Robust ESD cell

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant