CN109390332A - 具有快速响应和高瞬态电流的esd器件 - Google Patents

Abstract

本申请公开具有对高瞬态电流快速响应的静电放电(ESD)器件(例如，300)。ESD器件包括短脉冲放电(SPD)路径和长脉冲放电(LPD)路径。SPD路径提供对ESD事件的鲁棒响应，并且SPD路径触发LPD路径的自偏置配置。有利地，SPD路径通过使短脉冲电流(诸如充电器件模型(CDM)电流)迅速放电来减少ESD电压过冲的风险，而LPD路径提供长脉冲电流(诸如人体模型(HBM)电流)的有效放电。在一个实施方式中，例如，SPD路径包括MOS晶体管(例如，322)，并且LPD包括双极晶体管(例如，324)，该双极晶体管具有耦接到MOS晶体管的源极(例如，344)的基极(例如，342)。

Description

具有快速响应和高瞬态电流的ESD器件

背景技术

在静电放电(ESD)事件期间，电气电路可经由一个或更多个I/O端子在相对短的时间段中接收大量的电荷。如果这些ESD电荷未被适当地消散，则这些ESD电荷的瞬态累积可对电气电路的各种部件造成损坏。为了使这些损坏最小化，ESD器件用于保护电气电路免受ESD事件的影响。ESD器件可包括具有大尺寸的晶体管以处置大量的ESD电流。然而，大晶体管对集成电路施加面积损失，并且大晶体管通常具有不统一的触发行为，这也可影响ESD器件的性能。

发明内容

本公开描述了与具有对高瞬态电流的快速响应的静电放电(ESD)器件的制造和操作有关的装置和技术。所公开的ESD器件包括短脉冲放电(SPD)路径和长脉冲放电(LPD)路径。SPD路径提供对ESD事件的鲁棒响应，并且SPD路径触发LPD路径的自偏置配置。有利地，SPD路径通过使短脉冲电流(诸如充电器件模型(CDM)电流)立即放电来减少ESD电压过冲的风险，而LPD路径提供长脉冲电流(诸如人体模型(HBM)电流)的有效放电。在一个实施方式中，例如，SPD路径包括MOS晶体管，并且LPD包括双极晶体管，该双极晶体管具有耦接到MOS晶体管的源极的基极。

附图说明

图1示出根据本公开的一个方面的静电放电(ESD)器件的示意图。

图2A至图2C示出根据本公开的若干方面的ESD器件的若干实施方式的示意图。

图3示出根据本公开的一个方面的ESD器件的截面图。

图4示出根据本公开的一个方面的对称ESD器件的顶视图。

图5示出根据本公开的一个方面的对称ESD器件的截面图。

各个附图中相同的参考符号指示相同的元件。在附图和下方的描述中阐述了本公开的一个或更多个实施方式的细节。图未按比例绘制，并且仅提供图用于说明本公开。具体细节、关系和方法被阐述以提供对本公开的理解。其他特征和优点从描述和附图以及从权利要求可以是明显的。

具体实施方式

图1示出根据本公开的一个方面的静电放电(ESD)器件100的示意图。ESD器件100用于保护电子部件或电气电路免受ESD事件的影响。为此，ESD器件100可在集成电路内实施，用于保护其中的电路部件。另选地，ESD器件100可被实现为连接到要保护的部件或电路的独立式器件。

ESD器件100包括输入/输出(I/O)端子102或I/O焊盘，用于接收输入信号或传递输出信号。在某些配置中，I/O端子102也可用于接收电源电压(例如，VDD或VCC)。ESD器件100也包括用于使ESD电流放电的接地端子104。在I/O端子102和接地端子104之间，ESD器件100提供一对并联但相互作用的放电路径。第一放电路径用于使短脉冲电流(诸如充电器件模型(CDM)电流)放电，而第二放电路径用于使长脉冲电流诸如人体模型(HBM)电流放电。一般而言，短脉冲电流可具有大约10A或更大的幅度和大约1ns的持续时间，而长脉冲电流可具有大约1A到2A的幅度和大约150ns的持续时间。如本文所述，第一放电路径可被称为短脉冲放电(SPD)路径，并且第二放电路径可被称为长脉冲放电(LPD)路径。

对于快速响应时间，SDP路径包括金属氧化物半导体(MOS)晶体管110，以启动短脉冲电流142的传导。MOS晶体管110包括漏极端子112、栅极端子114和源极端子116。漏极端子112耦接到I/O端子102。栅极端子114耦接到阻抗部件134，阻抗部件134耦接到接地端子104。源极端子116与电阻器132串联耦接，电阻器132也耦接到接地端子104。

SPD路径被配置成触发双极晶体管(BJT)120的一部分，双极晶体管(BJT)可为NPN双极晶体管。BJT 120包括集电极端子122、基极端子124和发射极端子126。集电极端子122耦接到I/O端子102，基极端子124耦接到MOS晶体管110的源极端子116，并且发射极端子126耦接到接地端子104。在ESD电流的初始放电期间，基极端子124和发射极端子126之间的PN结由SPD路径触发。

LPD路径包括BJT 120，在基极端子124和发射极端子126之间的电压V_BE被MOS晶体管110触发并然后达到自偏置电平之后，BJT 120处于操作中。当电压V_BE以某个值被自偏置时，集电极端子122和发射极端子126将对传导长脉冲电流负责。可通过MOS晶体管110减轻LDP路径的电流负载。在初始短脉冲电流被传导之后，MOS晶体管110的栅极端子114可以某个阈值或高于某个阈值被自偏置，以维持通过电阻器132的少量长脉冲电流。

MOS晶体管110可为由互补MOS(CMOS)工艺制备的N型MOS(NMOS)晶体管。为了承受大的漏极到源极电压，MOS晶体管110可包括延伸漏极。在该配置中，MOS晶体管110可为N型漏极延伸MOS(DEMOS或EDMOS)晶体管。在DEMOS晶体管的源极区和体区(body region)具有横向沟道(其中DEMOS晶体管的体区和源极区是双扩散)的情况下，MOS晶体管110可为LDMOS晶体管。另选地，在DEMOS晶体管的源极区和体区具有垂直沟道(其中DEMOS晶体管的体区和源极区双扩散)的情况下，MOS晶体管110可为VDMOS晶体管。

在ESD事件开始时，MOS晶体管110的漏极端子112和栅极端子114之间的寄生电容C_GD允许漏极电压自举栅极电压，从而增加栅极端子114和源极端子116之间的栅极到源极电压V_GS。当栅极到源极电压V_GS达到或超过MOS晶体管110的阈值电压时，MOS晶体管110将传导第一电流142，该第一电流142可为如上所述的短脉冲电流。然后，源极端子116的电位部分地由于由栅极端子114和源极端子116之间的寄生电容C_GS提供的自举以及部分地由于经由电阻器132被传导到接地端子104的第一电流142而迅速上升。

源极电位的迅速上升生成自偏置触发144，自偏置触发144传播到BJT 120的基极端子124。自偏置触发144继而促使跨越基极端子124和发射极端子126之间的PN结的正向偏置。该PN结(即，基极到发射极结)然后开始传导第二电流148。第二电流148可转移大量的第一电流142。有利地，BJT 120的基极到发射极结提供附加的电流路径以减轻MOS晶体管110和电阻器132的电流负载以用于排出(drain)短脉冲电流。接通双极晶体管120的基极-发射极结使双极晶体管120的响应加速，从而接通电流路径146。现在在电流路径(例如，142+148和146)之间共享快速瞬态电流事件。此外，MOS晶体管110在其漏极端子112和源极端子116之间具有快速寄生双极晶体管，当电压随着与瞬态事件相关联的高电流上升时，快速寄生双极晶体管接通。这还增强了双极晶体管和MOS晶体管路径(例如，142+148和146)之间的电流共享。

基极端子124和发射极端子126之间的PN结的迅速触发基本上减少短脉冲电流的放电时间，这继而减少跨越I/O端子102和接地端子104的峰值瞬态电压。当与其中NPN晶体管和MOS晶体管并联布置但没有源极到基极耦接的配置相比，本配置在ESD事件的早期阶段期间提供两倍的电流传导能力。有利地，ESD器件100的SPD路径通过将MOS晶体管110的高响应速度与BJT 120的快速基极-发射极结进行结合来给予抵抗短脉冲电流的鲁棒性能。

在如HBM的较慢事件中，相同的机制有助于接通双极结型晶体管，但是一般而言，第三电流146构成长脉冲电流的大部分。并且在此时间期间，MOS晶体管110也将继续传导第一电流142，第一电流142是长脉冲电流的一小部分。当与其中NPN晶体管耦接到PNP晶体管以形成可控硅整流器(SCR)的配置相比时，本配置允许集电极端子122直接耦接到I/O端子102。有利地，ESD器件100的LPD路径通过增加现有技术的电流容量来给予抵抗长脉冲电流的鲁棒性能。

如上所述，MOS晶体管110的栅极端子114经由阻抗部件134与接地端子104耦接。根据特定的实施方式，阻抗部件134可以多种方式实现。例如，图2A至图2C示出根据本公开的若干方面的ESD器件100的若干实施方式的示意图。

在图2A中，除阻抗部件134由第二电阻器212实现之外，ESD器件210具有与ESD器件100基本上相同的电路配置。更具体地，MOS晶体管110的栅极端子114耦接到第二电阻器212，第二电阻器212与电阻器132并联耦接到接地端子104。由于栅极电阻器212未耦接到基极-发射极电阻器132，所以该配置允许MOS晶体管110的RC时间常数的独立控制。因而，栅极电阻器212可被设计成使得MOS晶体管110在缓慢和长期瞬态事件期间不强烈地接通或迅速地切断，从而迫使长的均匀电流流过电流路径146。

在图2B中，除阻抗部件134由第二电阻器222与电阻器132结合实现之外，ESD器件220具有与ESD器件100基本上相同的电路配置。更具体地，MOS晶体管110的栅极端子114与第二电阻器222串联耦接并且耦接到源极端子116。继而，第二电阻器222与电阻器132串联耦接并耦接到接地端子104。该配置可用于调谐在由MOS晶体管110的栅极到源极电容乘以电阻132和电阻222的总和或另选地仅电阻器222(在双极晶体管完全接通的情况下)所确定的边界之间的MOS晶体管110上的RC时间常数。

在图2C中，除阻抗部件134由电阻器132实现之外，ESD器件230具有与ESD器件100基本上相同的电路配置。更具体地，MOS晶体管110的栅极端子114耦接到源极端子116，源极端子116经由电阻器132耦接到接地端子104。由于在这些情形下MOS晶体管110的安全操作区域被最大化，所以该配置为MOS晶体管110提供最佳保护以免受长期和缓慢事件的损害。在快速瞬态事件中，在MOS晶体管110的漏极端子112和源极端子116之间的寄生双极晶体管仍然可接通，从而提供电流路径144以接通双极晶体管120。

ESD器件100的电路可集成到单个半导体结构中，以提高集成电路的整体尺寸效率。例如，图3示出根据本公开的一个方面的ESD器件300的截面图。ESD器件300提供集成解决方案以实现ESD器件100的电路配置。特别地，ESD器件300包括用于实施MOS晶体管110的LDMOS结构322，以及用于实施BJT 120的NPN结构324。

ESD器件300可形成在具有表面312的半导体衬底310上和其之内。在ESD器件300根据图3取向的情况下，表面312可被称为顶表面。另选地，在ESD器件300从图3的配置上下颠倒的情况下，表面312可被称为底表面。衬底310可为具有相对低的掺杂浓度(例如，10¹⁵cm^-3至10¹⁶cm^-3)的p型衬底。在一个实施方式中，衬底310可为大块衬底。在另一实施方式中，衬底310可包括大块衬底，该大块衬底具有在其上生长的一个或更多个外延层。

ESD器件300包括n掺杂掩埋层330，n掺杂掩埋层330可在外延生长期间形成或者通过在衬底310中深注入掺杂区形成。n掺杂掩埋层330被掩埋在顶表面312之下大约2μm至大约4μm。n掺杂掩埋层330支撑一个或更多个掺杂区和/或层。例如，多个n掺杂区(例如，332至335)从顶表面312延伸以到达n掺杂掩埋层330并由n掺杂掩埋层330支撑。同样地，p掺杂区342从顶表面312延伸以到达n掺杂掩埋层330并由n掺杂掩埋层330支撑。

与n掺杂掩埋层330一起，垂直n掺杂区332和垂直n掺杂区334形成隔离阱结构，用于使LDMOS结构330和NPN结构324的操作电隔离。LDMOS结构330包括漏极端子、延伸漏极(或漏极漂移)区、源极端子和体区。漏极端子由n掺杂区354实施。延伸漏极(或漏极漂移)区由n掺杂区335实施。延伸漏极区335从漏极端子354延伸，并且漏极端子354定位在延伸漏极区335内。总的说来，漏极端子354和延伸漏极区335形成n掺杂漏极区。源极端子由n掺杂区355实施，n掺杂区355在由具有体端子区363的p掺杂区344实施的体区内。源极端子355通过体区344和延伸漏极区335与漏极端子354分离和分隔。

为了控制LDMOS结构322中的沟道的导电性，栅极结构374定位在n掺杂延伸漏极区335和p掺杂体区344之上并跨越n掺杂延伸漏极区335和p掺杂体区344。隔离结构372诸如浅沟槽隔离(STI)结构可沿着顶表面312且在n掺杂延伸漏极区335上方形成。在一个实施方式中，隔离结构372包括介电材料诸如氧化硅，并且隔离结构372可定位在漏极端子354和栅极结构374之间。

NPN结构324包括集电极端子、基极端子和发射极端子。集电极端子在n掺杂区351和/或n掺杂区353中实施。集电极端子在垂直n掺杂区332和垂直n掺杂区333内并通过垂直n掺杂区332和垂直n掺杂区333延伸，垂直n掺杂区332和垂直n掺杂区333耦接到n掺杂层330。总的说来，n掺杂区351、n掺杂区353、n掺杂区332、n掺杂区333和n掺杂区330形成NPN结构324的集电极区。基极端子由p掺杂区362和p掺杂区361实施。基极端子在p掺杂区342内并通过p掺杂区342延伸。总的说来，p掺杂区362和p掺杂区342形成NPN结构324的基极区。基极区由集电极区(例如，332、333和330)支撑并被集电极区(例如，332、333和330)横向围绕。发射极端子由n掺杂区356实施。在一个实施方式中，发射极端子可形成独立式发射极区而没有任何延伸掺杂区。在另一实施方式中，发射极端子可被n掺杂区352围绕延伸以形成发射极区。在任一情况下，n掺杂发射极区定位在基极区(例如，342)内。

n掺杂区351至n掺杂区355和p掺杂区361至p掺杂区363是接触区，接触区通常具有比其延伸掺杂区高的掺杂浓度。而且，垂直n掺杂区332至垂直n掺杂区334可具有比接触掺杂区低的掺杂浓度，但是具有比漏极延伸区335和基极区342高的掺杂浓度。例如，n掺杂接触区351至n掺杂接触区355可每个具有从大约5×10¹⁹cm^-3至大约5×10²⁰cm^-3范围内的掺杂浓度，而p掺杂接触区361至p掺杂接触区363可每个具有从大约5×10¹⁹cm^-3至大约5×10²⁰cm^-3范围内的掺杂浓度。垂直n掺杂区332至垂直n掺杂区334可每个具有从大约1×10¹⁸cm^-3至大约5×10¹⁹cm^-3范围内的掺杂浓度。n掺杂漏极延伸区335可具有从大约5×10¹⁵cm^-3至大约1×10¹⁷cm^-3范围内的掺杂浓度，并且n掺杂发射极区352可具有从大约5×10¹⁸cm^-3至大约5×10²⁰cm^-3范围内的掺杂浓度。p掺杂体区344可具有从大约1×10¹⁷cm^-3至大约5×10¹⁸cm^-3范围内的掺杂浓度，并且p掺杂基极区342可具有从大约1×10¹⁷cm^-3至大约5×10¹⁸cm^-3范围内的掺杂浓度。

ESD器件300实施电路连接，如图1中的ESD器件100展示的。LDMOS结构322的漏极端子354和NPN结构324的集电极端子351和集电极端子353耦接到I/O端子302。I/O端子302可通过定位在顶表面312上方的接合焊盘实施。漏极端子354、集电极端子351和集电极端子353以及I/O端子302之间的耦接由导体实施，该导体可包括顶表面312上方的一层或更多层金属(例如，铜、铝和/或钨)并由介电材料绝缘。

LDMOS结构322的源极端子355和体端子363彼此耦接并且耦接到NPN结构324的基极端子361和/或基极端子362。源极端子355与基极端子362和/或基极端子361之间的耦接允许LDMOS结构322的飞快响应，以触发在NPN结构324的基极-发射极PN结的正向偏置下的快速放电路径。有利地，ESD器件300实现紧凑结构，其中源极端子355定位在基极端子361和/或基极端子362的接近度(例如，小于10μm)内。在该接近度内，可以鲁棒的且面积优化的(area-efficient)方式促使如图1中所描述的自触发偏置144。

源极端子355、体端子363以及基极端子361和基极端子362之间的耦接由导体实施，该导体可包括顶表面312上方的一层或多层金属(例如，铜，铝和/或钨)并由介电材料绝缘。与图1所示的电路一致，该源极到基极节点还与电阻器306串联耦接，电阻器306继而耦接到接地端子304。电阻器306可为用与栅极结构374相同的材料形成的多晶硅电阻器。另选地，电阻器306可为形成在掺杂区(诸如掺杂区354或掺杂区363)内的薄层电阻器。同样地，NPN结构324的发射极端子356耦接到接地端子304。类似于I/O端子302，接地端子304也可通过接合焊盘实施。

为了更简单的说明，ESD器件300被示出为不对称的。实践中，如果ESD器件300被配置成对称器件，则ESD器件300可具有更均匀和鲁棒性能。例如，图4示出对称ESD器件400的顶视图，该顶视图具有图5中所示的截面图以供参考。ESD器件400采用跑道配置以用于定位各种掺杂区。在一个实施方式中，包括发射极接触区356和潜在地延伸区352的n掺杂发射极区定位在跑道配置的中心处。如上所述，p掺杂基极区342横向环绕(circumscribe)n掺杂发射极区356以形成快速触发的PN结。n掺杂集电极区333横向环绕p掺杂基极区342以完成NPN结构324。n掺杂集电极区333也用于与LDMOS结构322的漏极区通过界面相接(interface)，LDMOS结构322的漏极区横向环绕NPN结构324。

LDMOS结构322的n掺杂漏极延伸区335横向环绕n掺杂集电极区333。p掺杂体区344沿着n掺杂漏极延伸区335内的外轨道定位。另选地，p掺杂体区344可横向环绕n掺杂漏极延伸区335。n掺杂隔离结构334横向环绕LDMOS结构322以使对称ESD器件400的操作电隔离。

除跑道配置之外，对称ESD器件400可采用线性配置500，其中发射极区356占据中心位置。像跑道配置一样，线性配置500将NPN结构324布置成更靠近中心，并且LDMOS结构322更靠近周边。如上所述，p掺杂基极区342横向围绕n掺杂发射极区356以形成快速触发的PN结。n掺杂集电极区333横向围绕p掺杂基极区342以完成NPN结构324。n掺杂集电极区333也用于与LDMOS结构322的漏极区通过界面相接，LDMOS结构322的漏极区横向围绕NPN结构324。

LDMOS结构322的n掺杂漏极延伸区335横向围绕n掺杂集电极区333。p掺杂体区344沿着n掺杂漏极延伸区335内的外周边定位。另选地，p掺杂体区344可横向围绕n掺杂漏极延伸区335。n掺杂隔离结构334横向围绕LDMOS结构322，以使线性配置的对称ESD器件500的操作电隔离。

虽然本公开描述了经由具有N型晶体管(例如，NMOS晶体管、N型LDMOS晶体管和NPN晶体管)的接地端子进行放电的ESD器件，但是本公开的各个方面也可应用于经由具有P型晶体管(例如，PMOS晶体管、P型LDMOS晶体管和PNP晶体管)的电压供应端子进行放电的ESD器件。例如，本公开的教导可应用于耦接在电压供应端子(例如，VDD或VCC)和I/O端子102之间的ESD器件。ESD器件可包括具有NMOS晶体管110的互补配置的PMOS晶体管，以及具有NPN晶体管120的互补配置的PNP晶体管。PMOS晶体管的p型源极端子耦接到PNP晶体管的n型基极端子，用于以与上方描述互补的方式启动自偏置触发。在该配置中，PNP双极晶体管的发射极将连接到电压供应端子，并且集电极连接到I/O焊盘。

与本公开一致，术语“被配置成”旨在描述一个或更多个有形非暂时性部件的结构和功能特性。例如，术语“被配置成”可被理解为具有被设计或专用于实行某个功能的特定配置。在该理解中，如果这样的器件包括可被启用、激活或被供电以实行该某个功能的有形非暂时性部件，则器件“被配置成”实行某个功能。虽然术语“被配置成”可涵盖可配置的概念，但是该术语不应局限于这样的狭窄的定义。因此，当用于描述器件时，术语“被配置成”不要求所描述的器件在任何给定的时间点可配置。

而且，术语“示例性”在本文中被用于意味着充当示例、实例、说明等，并且不一定是有利的。再者，虽然已关于一个或更多个实施方式示出和描述本公开，但在阅读和理解本说明书和附图时，等同的更改和修改将是明显的。本公开包括所有此类修改和更改，并且仅受所附权利要求的范围限制。特别地，关于由上方描述的部件(例如，元件、资源等)实行的各种功能，除非另外指示，否则用于描述此类部件的术语旨在对应于尽管在结构上不等同于所公开的结构但实行所述部件的指定功能(例如，在功能上等同的)的任何部件。此外，虽然可仅关于若干实施方式中的一个已经公开了本公开的特定特征，但是如对于任何给定或特定应用可期望和有利的，此类特征可与其他实施方式中的一个或更多个其他特征结合。

还有，如应用于集成电路和/或半导体器件的特征的相对性术语诸如“大约”、“近似”、“基本上”、“在…附近”、“在接近度内”、“足够...以”、“最大值”以及“最小值”可关于用于制备集成电路和/或半导体器件的特定工艺的制备公差来理解。此外，这些相对性术语可在用于通过集成电路和/或半导体器件实行一个或更多个功能的框架内理解。

更具体地，例如，术语“基本上相同”，“基本上等于”和“近似相同”旨在描述两个对象之间的定量关系。该定量关系可优选两个对象在设计上相等，但预期可通过制备工艺引入一定量的变化。在一个方面，第一电阻器可具有第一电阻，该第一电阻基本上等于第二电阻器的第二电阻，其中第一电阻器和第二电阻器旨在具有相同的电阻，但制备工艺在第一电阻和第一电阻之间引入微小的变化。因此，即使当制备的第一电阻器和第二电阻器展示出微小的电阻差异，第一电阻也可基本上等于第二电阻。该微小的差异可在设计目标的5％之内。在另一方面，第一电阻器可具有第一电阻，该第一电阻基本上等于第二电阻器的第二电阻，其中工艺变化是先验已知的，使得第一电阻和第二电阻可预设为略微不同的值以考虑已知的工艺变化。因此，即使当第一电阻和第二电阻的设计值被预设为包括微小差异以考虑已知的工艺变化时，第一电阻也可基本上等于第二电阻。该微小差异可在设计目标的5％之内。

虽然本说明书包含许多细节，但是不应将其解释为对可要求保护的范围的限制，而是解释为可针对特定实施例的特征的描述。在多个单独实施例的上下文中在本说明书中描述的某些特征也可在单个实施例中组合实施。相反，在单个实施例的上下文中描述的各种特征也可在多个实施例中单独地实施或以任何合适的子组合来实施。而且，虽然特征在上方可描述为以某些组合起作用并甚至最初是如此要求保护的，但是在一些情况下，来自所要求保护的组合的一个或更多个特征可从组合中去除，并且所要求保护的组合可针对子组合或子组合的变化。

类似地，虽然在附图中以特定次序描绘了操作，但是这不应该被理解为要求以所示的特定次序或按顺序次序实行此类操作，或要求实行所有示出的操作，以实现可期望的结果，除非在一个或更多个权利要求中陈述此类次序。在某些情形下，多任务处理和并行处理可为有利的。而且，上述实施例中的各种系统部件的分离不应被理解为在所有实施例中都要求此类分离。

Claims (20)

1.一种器件，包括：

衬底，所述衬底具有表面；

第一n掺杂区，所述第一n掺杂区从所述表面延伸；

第一p掺杂区，所述第一p掺杂区从所述表面延伸并与所述第一n掺杂区通过界面相接；

第二p掺杂区，所述第二p掺杂区从所述表面延伸并定位在所述第一n掺杂区内；

第二n掺杂区，所述第二n掺杂区从所述表面延伸并定位在所述第二p掺杂区内；以及

第三n掺杂区，所述第三n掺杂区从所述表面延伸并定位在所述第一p掺杂区内。

2.根据权利要求1所述的器件，还包括：

导体，所述导体耦接在所述第一p掺杂区和所述第二n掺杂区之间。

3.根据权利要求1所述的器件，其中所述第一p掺杂区将所述第三n掺杂区与所述第一n掺杂区分离。

4.根据权利要求1所述的器件，其中所述第二p掺杂区将所述第二n掺杂区与所述第一n掺杂区分离。

5.根据权利要求1所述的器件，还包括：

横向扩散MOS晶体管即LDMOS晶体管，包括：

漏极端子，所述漏极端子在所述第一n掺杂区中；

体端子，所述体端子在所述第二p掺杂区中；

源极端子，所述源极端子在所述第二n掺杂区中；

栅极结构，所述栅极结构在所述第一n掺杂区和所述第二p掺杂区之上并跨越所述第一n掺杂区和所述第二p掺杂区；以及

隔离结构，所述隔离结构在所述漏极端子和所述栅极结构之间。

6.根据权利要求1所述的器件，还包括：

NPN双极晶体管，包括：

集电极端子，所述集电极端子在所述第一n掺杂区中；

基极端子，所述基极端子在所述第一p掺杂区中；以及

发射极端子，所述发射极端子在所述第三n掺杂区中。

7.根据权利要求1所述的器件，其中：所述第一n掺杂区包括：

掩埋n掺杂区，所述掩埋n掺杂区在所述第一p掺杂区之下；以及

垂直n掺杂区，所述垂直n掺杂区从所述表面延伸以接合所述掩埋n掺杂区，所述垂直n掺杂区横向围绕所述第一p掺杂区。

8.根据权利要求1所述的器件，其中所述第二n掺杂区具有比所述第一n掺杂区高的掺杂浓度。

9.根据权利要求1所述的器件，其中所述第三n掺杂区具有比所述第一n掺杂区高的掺杂浓度。

10.根据权利要求1所述的器件，其中所述第二p掺杂区具有比所述第一p掺杂区高的掺杂浓度。

11.一种器件，包括：

衬底，所述衬底具有表面；

n掺杂层，所述n掺杂层在所述衬底中；

第一p掺杂区，所述第一p掺杂区在所述n掺杂层上方；

垂直n掺杂区，所述垂直n掺杂区从所述表面延伸到所述n掺杂层，所述垂直n掺杂区横向围绕所述第一p掺杂区；

第一n掺杂区，所述第一n掺杂区在所述n掺杂层上方；

第二p掺杂区，所述第二p掺杂区在所述第一n掺杂区内；

第二n掺杂区，所述第二n掺杂区在所述第二p掺杂区内；以及

导体，所述导体耦接在所述第一p掺杂区与所述第二n掺杂区之间。

12.根据权利要求11所述的器件，还包括：

第三n掺杂区，所述第三n掺杂区在所述第一p掺杂区内，并且通过所述第一p掺杂区和所述垂直n掺杂区与所述第一n掺杂区分离。

13.根据权利要求12所述的器件，还包括：

NPN双极晶体管，包括：

集电极端子，所述集电极端子在所述垂直n掺杂区中；

基极端子，所述基极端子在所述第一p掺杂区中；以及

发射极端子，所述发射极端子在所述第三n掺杂区中。

14.根据权利要求12所述的器件，其中所述垂直n掺杂区具有比所述第一p掺杂区高的掺杂浓度和比所述第三n掺杂区低的掺杂浓度。

15.根据权利要求11所述的器件，还包括：

横向扩散MOS晶体管即LDMOS晶体管，包括：

漏极端子，所述漏极端子在所述第一n掺杂区中；

体端子，所述体端子在所述第二p掺杂区中；

源极端子，所述源极端子在所述第二n掺杂区中；

栅极结构，所述栅极结构在所述第一n掺杂区和所述第二p掺杂区之上并跨越所述第一n掺杂区和所述第二p掺杂区；以及

隔离结构，所述隔离结构在所述漏极端子和所述栅极结构之间。

16.根据权利要求11所述的器件，其中所述垂直n掺杂区具有比所述第一n掺杂区高的掺杂浓度和比所述第二n掺杂区低的掺杂浓度。

17.一种静电放电保护器件即ESD保护器件，包括：

I/O端子；

接地端子；

电阻器，所述电阻器耦接到所述接地端子；

横向扩散MOS晶体管即LDMOS晶体管，所述LDMOS晶体管具有：

漏极，所述漏极耦接到所述I/O端子；

栅极；以及

源极，所述源极与所述电阻器和所述接地端子串联耦接；以及

NPN双极晶体管，所述NPN双极晶体管具有：

集电极，所述集电极耦接到所述I/O端子；

基极，所述基极耦接到所述LDMOS晶体管的所述源极；以及

发射极，所述发射极耦接到所述接地端子。

18.根据权利要求17所述的ESD保护器件，其中所述LDMOS晶体管的所述栅极耦接到所述LDMOS晶体管的所述源极和所述NPN双极晶体管的所述基极。

19.根据权利要求17所述的ESD保护器件，还包括：

第二电阻器，所述第二电阻器与所述电阻器并联耦接到所述接地端子，

其中所述栅极与所述第二电阻器和所述接地端子串联耦接。

20.根据权利要求17所述的ESD保护器件，还包括：

第二电阻器，所述第二电阻器耦接到所述LDMOS晶体管的所述源极，

其中所述栅极与所述第二电阻器和所述LDMOS晶体管的所述源极串联耦接。