CN204706326U - 阵列基板驱动电路 - Google Patents

Abstract

本实用新型涉及一种阵列基板驱动电路，包括若干个阵列基板行驱动单元，所述阵列基板行驱动单元包括若干晶体管、第一电容、第二电容、第三电容、第四电容、输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端、高电平输入端、低电平输入端和输出端，若干所述晶体管包括：第一晶体管至第十三晶体管。上述阵列基板驱动电路，通过设计GOA单元，提高了GOA信号的饱和度，提高了GOA驱动信号的稳定性能，降低了GOA单元电路的噪音，使其分别给每一行的像素电路提供必需稳定的GOA信号。

Description

阵列基板驱动电路

技术领域

本实用新型涉及显示器像素电路领域，特别是涉及阵列基板驱动电路。

背景技术

OLED显示器像素电路的每行像素都要在一段时间内进行重置存储电容电位，写入数据等操作，在这段时间内并不需要驱动OLED发光。所以此时需要给像素电路里的某TFT栅极提供高电平信号，当数据写入好之后再驱动OLED发光，这时又需要给像素电路里的某TFT栅极提供低电平信号。

目前，市场上出现的传统的阵列基板驱动电路往往存在如下弊端：

1、制作工艺存在缺陷，导致因为TFT特性稍有不同，引起输出的GOA(GateDriver On Array阵列基板行驱动)信号失真。

2、阵列基板驱动电路输出的GOA信号稳定性性能低，GOA驱动信号不稳定。

3、GOA电路单元设计复杂，噪音大。

因此，有必要设计一款可以提供稳定的驱动信号的GOA电路。

实用新型内容

基于此，有必要针对如何提高阵列基板行驱动信号保真度，如何输出稳定的阵列基板行驱动信号、如何简化阵列基板行驱动电路单元的问题，提供一种阵列基板驱动电路。

一种阵列基板驱动电路，包括若干个阵列基板行驱动单元，所述阵列基板行驱动单元包括若干晶体管、第一电容、第二电容、第三电容、第四电容、输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端、高电平输入端、低电平输入端和输出端，若干所述晶体管包括：第一晶体管至第十三晶体管；

所述第一晶体管的源极连接所述输入端、所述第一晶体管的栅极连接所述第一时钟信号端；

所述第二晶体管的源极连接所述第二时钟信号端，且通过所述第一电容连接所述第一晶体管的漏极、所述第二晶体管的栅极连接所述第一晶体管的源极；

所述第三晶体管的源极连接所述第一时钟信号端、所述第三晶体管的栅极连接所述第一晶体的漏极、所述第三晶体管的漏极通过所述第二电容连接所述低电平输入端；

所述第四晶体管的源极连接所述低电平输入端、所述第四晶体管的栅极连接所述第三晶体管的源极、所述第四晶体管的漏极连接所述第三晶体管的漏极；

所述第五晶体管的源极连接所述低电平输入端，且通过所述第三电容连接所述第五晶体管的漏极、所述第五晶体管的栅极连接所述第二时钟信号端、所述第五晶体管的漏极连接所述第二晶体管的漏极；

所述第六晶体管的源极连接所述第三时钟信号端、所述第六晶体管的栅极连接所述第三晶体管的栅极、所述第六晶体管的漏极通过第四电容连接所述低电平输入端；

所述第七晶体管的源极连接所述低电平输入端、所述第七晶体管的栅极连接所述第六晶体管的源极、所述第七晶体管的漏极连接所述第六晶体管的漏极；

所述第八晶体管的源极连接所述低电平输入端、所述第八晶体管的栅极连接所述第五晶体管的漏极；

所述第九晶体管的源极连接所述第八晶体管的漏极、所述第九晶体管的栅极连接所述第四晶体管的漏极；

所述第十晶体管的源极连接所述第九晶体管的漏极、所述第十晶体管的栅极连接所述第七晶体管的漏极；

所述第十一晶体管的源极连接所述高电平输入端、所述第十一晶体管的栅极连接所述第六晶体管的栅极、所述第十一晶体管的漏极连接所述第十晶体管的漏极；

所述第十二晶体管的源极连接所述低电平输入端、所述第十二晶体管的栅极连接所述第十一晶体管的栅极、所述第十二晶体管的漏极连接所述输出端；

所述第十三晶体管的源极连接所述高电平输入端、所述第十三晶体管的栅极连接所述第十晶体管的漏极、所述第十三晶体管的漏极连接所述第十二晶体管的漏极。

在其中一个实施例中，所述晶体管为场效应晶体管。

在其中一个实施例中，所述晶体管为MOS场效应晶体管。

在其中一个实施例中，所述晶体管为PMOS场效应晶体管。

在其中一个实施例中，包括M个阵列基板行驱动单元，第1个阵列基板行驱动单元的输入端用于连接帧开启信号端。

在其中一个实施例中，包括M个阵列基板行驱动单元，第M-2个阵列基板行驱动单元的输出端连接第M-1个阵列基板行驱动单元的输入端，第M-1个阵列基板行驱动单元的输出端连接第M个阵列基板行驱动单元的输入端。

在其中一个实施例中，第M-2个阵列基板行驱动单元的第一时钟信号端，第M-1个阵列基板行驱动单元的第三时钟信号端和第M个阵列基板行驱动单元的第二时钟信号端用于连接时钟信号CLK1；第M-2个阵列基板行驱动单元的第二时钟信号端，第M-1个阵列基板行驱动单元的第一时钟信号端和第M个阵列基板行驱动单元的第三时钟信号端用于连接时钟信号CLK2；第M-2个阵列基板行驱动单元的第三时钟信号端，第M-1个阵列基板行驱动单元的第二时钟信号端和第M个阵列基板行驱动单元的第一时钟信号端用于连接时钟信号CLK3。

在其中一个实施例中，所述输入端用于连接启动垂直信号端。

在其中一个实施例中，所述高电平输入端用于连接高电平信号输出端，所述低电平输入端用于连接低电平信号输出端。

上述阵列基板驱动电路，通过设计阵列基板行驱动单元，提高了阵列基板行驱动信号的饱和度，提高了阵列基板行驱动信号的稳定性能，降低了阵列基板行驱动单元电路的噪音，使其分别给每一行的像素电路提供必需稳定的阵列基板行驱动信号。

附图说明

图1为本实用新型一实施例阵列基板驱动电路的电路结构图；

图2为图1所示实施例对应的各点时序示意波形图；

图3为GOA单元之间以及GOA单元和像素电路连接的结构示意图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似改进，因此本实用新型不受下面公开的具体实施例的限制。

需要说明的是，当元件被称为“固定于”、“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

请参阅图1，其为本实用新型一实施例阵列基板驱动电路的电路结构图，阵列基板驱动电路包括若干个GOA单元，所述GOA单元包括若干晶体管、第一电容C1、第二电容C2、第三电容C3、第四电容C4、输入端IN、第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、高电平输入端VGH、低电平输入端VGL和输出端OUT。例如，若干所述晶体管包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。例如，所述第一晶体管的源极连接所述输入端、所述第一晶体管的栅极连接所述第一时钟信号端。例如，所述第二晶体管的源极连接所述第二时钟信号端，且通过所述第一电容连接所述第一晶体管的漏极、所述第二晶体管的栅极连接所述第一晶体管的源极。例如，所述第三晶体管的源极连接所述第一时钟信号端、所述第三晶体管的栅极连接所述第一晶体的漏极、所述第三晶体管的漏极通过所述第二电容连接所述低电平输入端。例如，所述第四晶体管的源极连接所述低电平输入端、所述第四晶体管的栅极连接所述第三晶体管的源极、所述第四晶体管的漏极连接所述第三晶体管的漏极。例如，所述第五晶体管的源极连接所述低电平输入端，且通过所述第三电容连接所述第五晶体管的漏极、所述第五晶体管的栅极连接所述第二时钟信号端、所述第五晶体管的漏极连接所述第二晶体管的漏极。例如，所述第六晶体管的源极连接所述第三时钟信号端、所述第六晶体管的栅极连接所述第三晶体管的栅极、所述第六晶体管的漏极通过第四电容连接所述低电平输入端。例如，所述第七晶体管的源极连接所述低电平输入端、所述第七晶体管的栅极连接所述第六晶体管的源极、所述第七晶体管的漏极连接所述第六晶体管的漏极。例如，所述第八晶体管的源极连接所述低电平输入端、所述第八晶体管的栅极连接所述第五晶体管的漏极。例如，所述第九晶体管的源极连接所述第八晶体管的漏极、所述第九晶体管的栅极连接所述第四晶体管的漏极。例如，所述第十晶体管的源极连接所述第九晶体管的漏极、所述第十晶体管的栅极连接所述第七晶体管的漏极。例如，所述第十一晶体管的源极连接所述高电平输入端、所述第十一晶体管的栅极连接所述第六晶体管的栅极、所述第十一晶体管的漏极连接所述第十晶体管的漏极。例如，所述第十二晶体管的源极连接所述低电平输入端、所述第十二晶体管的栅极连接所述第十一晶体管的栅极、所述第十二晶体管的漏极连接所述输出端。例如，所述第十三晶体管的源极连接所述高电平输入端、所述第十三晶体管的栅极连接所述第十晶体管的漏极、所述第十三晶体管的漏极连接所述第十二晶体管的漏极。

例如，阵列基板驱动电路包括M个GOA单元。例如，第M-2个GOA单元的输出端连接第M-1个GOA单元的输入端，第M-1个GOA单元的输出端连接第M个GOA单元的输入端。例如，第1个阵列基板行驱动单元(GOA单元)的输入端用于连接帧开启信号端。也就是说，只有阵列基板驱动电路的第一个GOA单元的输入端连接帧开启信号，第二个GOA单元的输入端连接第一个GOA单元的输出端，以此类推。

例如，第M-2个GOA单元的第一时钟信号端，第M-1个GOA单元的第三时钟信号端和第M个GOA单元的第二时钟信号端连接时钟信号CLK1；第M-2个GOA单元的第二时钟信号端，第M-1个GOA单元的第一时钟信号端和第M个GOA单元的第三时钟信号端连接时钟信号CLK2；第M-2个GOA单元的第三时钟信号端，第M-1个GOA单元的第二时钟信号端和第M个GOA单元的第一时钟信号端连接时钟信号CLK3。

例如，所述输入端连接外部的启动垂直信号端，即STV端(Start Vertical启动垂直信号)。例如，所述高电平输入端连接外部的高电平信号输出端，所述低电平输入端连接外部的低电平信号输出端。

为了减小电路的体积，例如，所述晶体管为场效应晶体管。例如，所述晶体管为MOS场效应晶体管。例如，所述晶体管为PMOS场效应晶体管。如此，不同类型的晶体管对应不同的电路时序图。结合图1和图2，现以所述晶体管为PMOS场效应晶体管为例，对本实用新型作进一步说明：

开启信号输入第一个GOA单元的输入端IN，第一时钟信号接入第一时钟信号端，第二时钟信号接入第二时钟信号端，第三时钟信号接入第三时钟信号端。

T1时间段，输入端IN为低电平，第一时钟信号端为低电平，第二时钟信号端为高电平，第三时钟信号端为低电平，第一晶体管，第十一晶体管，第十二晶体管打开，E点电位为高电平，此时输出端OUT的输出信号为低电平。

T2时间段，输入端IN为低电平，第一时钟信号端为低电平，第二时钟信号端为低电平，第三时钟信号端为高电平，第一晶体管打开，此时A点电位为低电平，第十一晶体管，第十二晶体管打开，E点电位为高电平，此时输出端OUT的输出信号为低电平。

T3时间段，输入端IN为高电平，第一时钟信号端为高电平，第二时钟信号端为低电平，第三时钟信号端为低电平，第五晶体管打开，此时B点电位为低电平，由于第一电容两端电压不能突变，A点电位继续维持T2时间段的低电平，第十二晶体管打开，此时输出的OUT信号为低电平。

T4时间段，输入端IN为高电平，第一时钟信号端为低电平，第二时钟信号端为高电平，第三时钟信号端为低电平，第四晶体管，第九晶体管打开，第七晶体管打开，此时D点电位为低电平，第十晶体管打开，由于第三电容两端的电压不能突变，B点电位维持低电平，第八晶体管，第十三晶体管打开，此时输出的OUT信号为高电平。

T5时间段，输入端IN为高电平，第一时钟信号端为低电平，第二时钟信号端为低电平，第三时钟信号端为高电平，第一晶体管打开，此时A点为高电平，第五晶体管，第八晶体管打开，第四晶体管打开，此时C点电位为低电平，第九晶体管打开，由于第四电容两端电压不能突变，D点继续维持低电平，第十晶体管，第十三晶体管打开，此时输出的OUT信号为高电平。

T6时间段，输入端IN为低电平，第一时钟信号端为高电平，第二时钟信号端为低电平，第三时钟信号端为低电平，由于第一电容两端电压不能突变，A点电位维持高电平，第五晶体管，第八晶体管打开，由于第二电容两端电压不能突变，C点电位维持低电平，第九晶体管打开，第七晶体管，第十晶体管，第十三晶体管打开，此时输出的OUT信号为高电平。

T7时间段，输入端IN为低电平，第一时钟信号端为低电平，第二时钟信号端为高电平，第三时钟信号端为低电平，第一晶体管，第十一晶体管，第十二晶体管打开，E点为高电平，此时输出的OUT信号为低电平。

T8时间段，输入端IN为低电平，第一时钟信号端为低电平，第二时钟信号端为低电平，第三时钟信号端为高电平，第一晶体管，第十一晶体管，第十二晶体管打开，E点为高电平，此时输出的OUT信号为低电平。其中高电平和VGH等电位，低电平和VGL等电位。

现以一个具体的实施例对本实用新型作出进一步说明，如图3所示，例如，像素电路一共有n行(从第1行像素电路至第n行像素电路)，则需要n个这样的GOA单元电路级联，每个GOA单元的输出信号除了用以驱动像素电路，也作为下一个GOA单元电路的输入。由于每行像素电路需依次每隔一段固定的时间T(一帧的时间/M)接受一样的电平，所以必须保证后一个GOA单元输出信号是前一个GOA单元输出信号延迟T的信号。

本实用新型的优点在于：通过设计GOA单元，提高了GOA信号的饱和度，提高了GOA驱动信号的稳定性能，降低了GOA单元电路的噪音，使其分别给每一行的像素电路提供必需稳定的GOA信号。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种阵列基板驱动电路，包括若干个阵列基板行驱动单元，其特征在于，所述阵列基板行驱动单元包括若干晶体管、第一电容、第二电容、第三电容、第四电容、输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端、高电平输入端、低电平输入端和输出端，若干所述晶体管包括：第一晶体管至第十三晶体管；

所述第一晶体管的源极连接所述输入端、栅极连接所述第一时钟信号端；

所述第二晶体管的源极连接所述第二时钟信号端并通过所述第一电容连接所述第一晶体管的漏极、栅极连接所述第一晶体管的源极；

所述第三晶体管的源极连接所述第一时钟信号端、栅极连接所述第一晶体的漏极、漏极通过所述第二电容连接所述低电平输入端；

所述第四晶体管的源极连接所述低电平输入端、栅极连接所述第三晶体管的源极、漏极连接所述第三晶体管的漏极；

所述第五晶体管的源极连接所述低电平输入端并通过所述第三电容连接所述第五晶体管的漏极、栅极连接所述第二时钟信号端、漏极连接所述第二晶体管的漏极；

所述第六晶体管的源极连接所述第三时钟信号端、栅极连接所述第三晶体管的栅极、漏极通过第四电容连接所述低电平输入端；

所述第七晶体管的源极连接所述低电平输入端、栅极连接所述第六晶体管的源极、漏极连接所述第六晶体管的漏极；

所述第八晶体管的源极连接所述低电平输入端、栅极连接所述第五晶体管的漏极；

所述第九晶体管的源极连接所述第八晶体管的漏极、栅极连接所述第四晶体管的漏极；

所述第十晶体管的源极连接所述第九晶体管的漏极、栅极连接所述第七晶体管的漏极；

所述第十一晶体管的源极连接所述高电平输入端、栅极连接所述第六晶体管的栅极、漏极连接所述第十晶体管的漏极；

所述第十二晶体管的源极连接所述低电平输入端、栅极连接所述第十一晶体管的栅极、漏极连接所述输出端；

所述第十三晶体管的源极连接所述高电平输入端、栅极连接所述第十晶体管的漏极、漏极连接所述第十二晶体管的漏极。

2.根据权利要求1所述的阵列基板驱动电路，其特征在于，所述晶体管为场效应晶体管。

3.根据权利要求1所述的阵列基板驱动电路，其特征在于，所述晶体管为MOS场效应晶体管。

4.根据权利要求1所述的阵列基板驱动电路，其特征在于，所述晶体管为PMOS场效应晶体管。

5.根据权利要求1所述的阵列基板驱动电路，其特征在于，包括M个阵列基板行驱动单元，第1个阵列基板行驱动单元的输入端用于连接帧开启信号端。

6.根据权利要求1所述的阵列基板驱动电路，其特征在于，包括M个阵列基板行驱动单元，第M-2个阵列基板行驱动单元的输出端连接第M-1个阵列基板行驱动单元的输入端，第M-1个阵列基板行驱动单元的输出端连接第M个阵列基板行驱动单元的输入端。

7.根据权利要求1所述的阵列基板驱动电路，其特征在于，第M-2个阵列基板行驱动单元的第一时钟信号端，第M-1个阵列基板行驱动单元的第三时钟信号端和第M个阵列基板行驱动单元的第二时钟信号端用于连接时钟信号CLK1；第M-2个阵列基板行驱动单元的第二时钟信号端，第M-1个阵列基板行驱动单元的第一时钟信号端和第M个阵列基板行驱动单元的第三时钟信号端用于连接时钟信号CLK2；第M-2个阵列基板行驱动单元的第三时钟信号端，第M-1个阵列基板行驱动单元的第二时钟信号端和第M个阵列基板行驱动单元的第一时钟信号端用于连接时钟信号CLK3。

8.根据权利要求1所述的阵列基板驱动电路，其特征在于，所述输入端用于连接启动垂直信号端。

9.根据权利要求1所述的阵列基板驱动电路，其特征在于，所述高电平输入端用于连接高电平信号输出端，所述低电平输入端用于连接低电平信号输出端。