CN110930930A - 一种低功耗的像素锁存电路和显示装置 - Google Patents
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Abstract
本发明公开了一种低功耗的像素锁存电路，包括数据写入模块、数据锁存模块、显示输出模块；数据写入模块包括第一晶体管T1和第二晶体管T2，数据锁存模块包括第一反相器、第二反相器；第一晶体管和第二晶体管的控制端均连接Gate信号端，第一晶体管的第一端连接Data数据端，第一晶体管的第二端和所述第二晶体管的第一端均连接节点A；第二晶体管的第二端连接节点B；第一反相器的输入端连接节点A，第二反相器的输出端连接节点B，第一反相器的输出端和第二反相器的输入端均连接节点C。本申请像素电路，即使Gate信号刷新频率非常低，Data数据端不给信号，上一个Data数据被锁存在数据锁存模块内，该像素电路依然能够保持上一个显示画面的数据，以降低功耗。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种低功耗的像素锁存电路和显示装置。
背景技术
智能穿戴类显示产品随着科技的不断进步得到了很大的发展，但是作为一种移动式的显示装置，高耗电量高功耗且待机时间较短而给消费者带来一些不便之处。开发一种低功耗的显示装置，以解决以上问题，是本领域技术人员所要考虑的问题。
发明内容
针对现有技术的不足，本申请提供了一种低功耗的像素锁存电路，所述像素锁存电路包括数据写入模块、数据锁存模块、显示输出模块；
所述数据写入模块包括第一晶体管T1和第二晶体管T2，所述数据锁存模块包括第一反相器、第二反相器；
所述第一晶体管T1和第二晶体管T2的控制端均连接Gate信号端，所述第一晶体管T1的第一端连接Data数据端，所述第一晶体管T1的第二端和所述第二晶体管T2的第一端均连接节点A；所述第二晶体管T2的第二端连接节点B；
所述第一反相器的输入端连接节点A，所述第二反相器的输出端连接节点B，所述第一反相器的输出端和第二反相器的输入端均连接节点C。
作为本发明提供的像素锁存电路的一种改进，所述第一晶体管T1为NTFT，所述第二晶体管T2为PTFT。
作为本发明提供的像素锁存电路的一种改进，所述第一反相器和第二反相器均耦接在电源端VDD和地端VSS之间。
作为本发明提供的像素锁存电路的一种改进，所述第一反相器包括PTFT型第三晶体管T3和NTFT型第四晶体管T4，所述第三晶体管T3的控制端和第四晶体管T4的控制端均连接节点A；所述第三晶体管T3的第一端与电源端VDD连接；所述第四晶体管T4的第二端与地端VSS连接；所述第三晶体管T3的第二端和第四晶体管T4的第一端均和节点C连接。
作为本发明提供的像素锁存电路的一种改进，所述第二反相器由PTFT型第五晶体管T5和NTFT型第六晶体管T6组成；
所述第五晶体管T5的控制端和第六晶体管T6的控制端均连接节点C；所述第五晶体管T5的第一端与电源端VDD连接；所述第六晶体管T6的第二端与地端VSS连接；所述第五晶体管T5的第二端和所述第六晶体管T6的第一端均和节点B连接。
作为本发明提供的像素锁存电路的一种改进，所述像素锁存电路还包括PTFT型第七晶体管T7和NTFT型第八晶体管T8；
所述第七晶体管T7和第八晶体管T8的控制端均连接节点A，所述第七晶体管T7的第一端连接Y1信号端，所述第八晶体管T8的第二端连接Y2信号端，所述第七晶体管T7的第二端和第八晶体管T8的第一端均连接OUT端；所述OUT端与显示装置的像素pixel ITO端连接；所述Y1信号端和Y2信号端的信号相反。
作为本发明提供的像素锁存电路的一种改进，所述像素锁存电路还包括NTFT型第九晶体管T9和PTFT型第十晶体管T10；所述第九晶体管T9和第十晶体管T10的控制端均连接节点C，所述第九晶体管T9的第一端连接Y1信号端，所述第十晶体管T10的第二端连接Y2信号端，所述第九晶体管T9的第二端和第十晶体管T10的第一端均连接OUT端；所述OUT端与显示装置的像素pixel ITO端连接；所述Y1信号端和Y2信号端的信号相反。
本申请还提供了一种显示装置，包括如上所述的低功耗的像素锁存电路。
与现有技术相比，本发明具有以下有益效果：
本申请提出了一种具有锁存功能的像素电路，即使Gate信号刷新频率非常低，此时Data数据端不给信号，但数据写入模块和数据锁存模块的设置，使上一个Data数据被锁存在数据锁存模块的A=B=¯C内，因此该像素电路依然能够保持上一个显示画面的信号数据，以降低显示装置的功耗。
附图说明
图1为本申请具体实施例所述的一种单个pixel驱动解决方案的原理图；
图2为本申请具体实施例所述的一种单个pixel控制信号连接关系示意图；
图3为本申请具体实施例所述的一种整个面板显示像素pixel的控制连接关系。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
以图1单个pixel驱动解决方案的原理图为例，对申请的低功耗的像素锁存电路进行说明。
该像素锁存单元的像素锁存电路包括第一晶体管T1、第二晶体管T2、第一反相器、第二反相器。
其中，第一晶体管T1和第二晶体管T2构成了数据写入模块。
第一反相器和第二反相器构成了数据锁存模块。
本具体实施例中，第一晶体管T1为NTFT，第二晶体管T2为PTFT。
第一晶体管T1，其控制端连接Gate信号端，其第一端连接Data数据端，其第二端连接节点A。
第二晶体管T2，其控制端连接Gate信号端，其第一端连接节点A，其第二端连接节点B。
第一反相器和第二反相器，耦接在电源端VDD和地端VSS之间。
第一反相器，输入端与节点A连接，输出端与节点C连接。第二反相器，控制端与节点C连接，输出端与节点B连接。
其中，Gate信号端用于接入Gate信号，Data数据端用于输入Data数据。
第一反相器由PTFT型第三晶体管T3和NTFT型第四晶体管T4组成。第三晶体管T3的控制端和第四晶体管T4的控制端均连接节点A；第三晶体管T3的第一端与电源端VDD连接；第四晶体管T4的第二端与地端VSS连接；第三晶体管T3的第二端和第四晶体管T4的第一端均和节点C连接。
第二反相器由PTFT型第五晶体管T5和NTFT型第六晶体管T6组成。
第五晶体管T5的控制端和第六晶体管T6的控制端均连接节点C；第五晶体管T5的第一端与电源端VDD连接；第六晶体管T6的第二端与地端VSS连接；第五晶体管T5的第二端和第六体管T6的第一端均和节点B连接。
本申请具体实施例的像素锁存电路还包括显示输出模块。
显示输出模块包括PTFT型第七晶体管T7和NTFT型第八晶体管T8。
第七晶体管T7和第八晶体管T8并联，耦接在Y1信号端和Y2信号端之间。
第七晶体管T7和第八晶体管T8的控制端均连接节点A，第七晶体管T7的第一端连接Y1信号端，第八晶体管T8的第二端连接Y2信号端，第七晶体管T7的第二端和第八晶体管T8的第一端均连接OUT端。
Y1信号端，用于输入控制信号Y1；Y2信号端，用于输入控制信号Y2；其中，Y1信号端和Y2信号端的信号相反。
以上OUT端与显示装置（如显示面板）的像素pixel ITO端连接。
本申请图1所示的一种低功耗的像素锁存电路其工作原理如下：
1.在数据写入阶段：
控制Gate信号端给出高电平信号，使第一晶体管T1开启，Data数据通过T1到达节点A。
2.数据锁存阶段：
控制Gate信号端给出低电平信号，使第一晶体管T1关闭，第二晶体管T2导通；
此时，若之前的Data数据为低电平，即节点A和节点B为低电平，则T3导通，节点C为高电平，T6导通；
此时，若之前的Data数据为高电平，即节点A和节点B为高电平，则T4导通，节点C为低电平，T5导通。
这样，使数据锁存在A=B=¯C内。即使此时Gate信号刷新频率非常低，该像素电路依然能够保持上一个显示画面的信号数据，降低显示装置的功耗。
由此看以看出，本申请的像素电路，即使Gate信号刷新频率非常低，此时Data数据端不给信号，但数据写入模块和数据锁存模块的设置，使上一个Data数据被锁存在数据锁存模块的A=B=¯C内，因此该像素电路依然能够保持上一个显示画面的信号数据，以降低显示装置的功耗。
3.显示输出阶段：
当Y1=0、Y2=1时，第七晶体管T7和第八晶体管T8构成同相器；当Y1=1、Y2=0时，第七晶体管T7和第八晶体管T8构成反相器。
具体的，
当Y1=0、Y2=1、节点A为高电平时，第八晶体管T8开启导通，OUT端=Y2（高电平）；
当Y1=0、Y2=1、节点A为低电平时，第七晶体管T7开启导通，OUT端=Y1（低电平）；
当Y1=1、Y2=0、节点 A为高电平时，第八晶体管T8开启导通，OUT端=Y2（低电平）；
当Y1=1、Y2=0、节点A为低电平时，第七晶体管T7开启导通，OUT端=Y1（高电平）；
显示输出阶段，最后OUT端输出的数据为Y1或者Y2，或者Y1和Y2综合的结果。其中OUT端连接像素区域的pixel ITO区域。
该像素锁存电路的显示输出模块还包括NTFT型第九晶体管T9和PTFT型第十晶体管T10。
节点A和节点C电平相反，增加第九晶体管T9和第十晶体管T1之后，相当于增加了保障，保证OUT端电压更具有可靠性保障，则可靠性更高。
第九晶体管T9和第十晶体管T10均耦接在Y1信号端和Y2信号端之间。
第九晶体管T9和第十晶体管T10的控制端均连接节点C，第九晶体管T9的第一端连接Y1信号端，第十晶体管T10的第二端连接Y2信号端，第九晶体管T9的第二端和第十晶体管T10的第一端均连接OUT端。
节点C的信号与节点A的信号正好相反，
当Y1=0、Y2=1时，第九晶体管T9和第十晶体管T10构成反相器；
当Y1=1、Y2=0时，第九晶体管T9和第十晶体管T10构成同相器。
显示灰阶说明：
由图1所示，理论上最后输出到像素pixel ITO端的电平为Y1或者Y2，即OUT端=Y1或者Y2。其中Y1有两个电平，Y2也有两个电平，这样OUT端就有4类不同的电压等级，反映到像素显示中，即有4种灰阶。还可以根据具体Y1/Y2的电压关系来调整具体的灰阶值，这里仅做分析说明使用。
显示灰阶：显示领域中画面最亮和最暗之间等级的区分，等级越多，能够实现的色彩丰富程度也就越多。
综上，单个pixel显示可以至少显示4color灰阶，考虑到色彩三原理R、G、B，每种颜色均可以采用这种锁存电路，每种颜色均可显示4color灰阶。则整个面板显示装置可以显示出4*4*4=64color的灰阶，根据相关颜色显示机理，64color灰阶基本可以符合一些智能穿戴类的显示产品。
本申请还提供了一种显示装置，包括如上所述的低功耗的像素锁存电路。显示装置例如为显示面板。
与现有技术相比，本发明具有以下有益效果：
1、本申请提出了一种具有锁存功能的像素电路，即使Gate信号刷新频率非常低，此时Data数据端不给信号，但数据写入模块和数据锁存模块的设置，使上一个Data数据被锁存在数据锁存模块的A=B=¯C内，因此该像素电路依然能够保持上一个显示画面的信号数据，以降低显示装置的功耗。
2、显示装置利用该像素电路，可实现64color灰阶的丰富色彩。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进或变换都应属于本发明所附权利要求的保护范围之内。
Claims (8)
1.一种低功耗的像素锁存电路，其特征在于，所述像素锁存电路包括数据写入模块、数据锁存模块、显示输出模块；
所述数据写入模块包括第一晶体管T1和第二晶体管T2，所述数据锁存模块包括第一反相器、第二反相器；
所述第一晶体管T1和第二晶体管T2的控制端均连接Gate信号端，所述第一晶体管T1的第一端连接Data数据端，所述第一晶体管T1的第二端和所述第二晶体管T2的第一端均连接节点A；所述第二晶体管T2的第二端连接节点B；
所述第一反相器的输入端连接节点A，所述第二反相器的输出端连接节点B，所述第一反相器的输出端和第二反相器的输入端均连接节点C。
2.根据权利要求1所述的低功耗的像素锁存电路，其特征在于，所述第一晶体管T1为NTFT，所述第二晶体管T2为PTFT。
3.根据权利要求1所述的低功耗的像素锁存电路，其特征在于，所述第一反相器和第二反相器均耦接在电源端VDD和地端VSS之间。
4.根据权利要求3所述的低功耗的像素锁存电路，其特征在于，所述第一反相器包括PTFT型第三晶体管T3和NTFT型第四晶体管T4，所述第三晶体管T3的控制端和第四晶体管T4的控制端均连接节点A；所述第三晶体管T3的第一端与电源端VDD连接；所述第四晶体管T4的第二端与地端VSS连接；所述第三晶体管T3的第二端和第四晶体管T4的第一端均和节点C连接。
5.根据权利要求3所述的低功耗的像素锁存电路，其特征在于，所述第二反相器由PTFT型第五晶体管T5和NTFT型第六晶体管T6组成；
所述第五晶体管T5的控制端和第六晶体管T6的控制端均连接节点C；所述第五晶体管T5的第一端与电源端VDD连接；所述第六晶体管T6的第二端与地端VSS连接；所述第五晶体管T5的第二端和所述第六晶体管T6的第一端均和节点B连接。
6.根据权利要求1所述的低功耗的像素锁存电路，其特征在于，所述像素锁存电路还包括PTFT型第七晶体管T7和NTFT型第八晶体管T8；
所述第七晶体管T7和第八晶体管T8的控制端均连接节点A，所述第七晶体管T7的第一端连接Y1信号端，所述第八晶体管T8的第二端连接Y2信号端，所述第七晶体管T7的第二端和第八晶体管T8的第一端均连接OUT端；
所述OUT端与显示装置的像素pixel ITO端连接；
所述Y1信号端和Y2信号端的信号相反。
7.根据权利要求1所述的低功耗的像素锁存电路，其特征在于，所述像素锁存电路还包括NTFT型第九晶体管T9和PTFT型第十晶体管T10；
所述第九晶体管T9和第十晶体管T10的控制端均连接节点C，所述第九晶体管T9的第一端连接Y1信号端，所述第十晶体管T10的第二端连接Y2信号端，所述第九晶体管T9的第二端和第十晶体管T10的第一端均连接OUT端；
所述OUT端与显示装置的像素pixel ITO端连接；
所述Y1信号端和Y2信号端的信号相反。
8.一种显示装置，其特征在于，包括如权利要求1~7任一项所述的低功耗的像素锁存电路。
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