CN204331532U - 带隙基准源电路及其基极电流补偿电路 - Google Patents

Abstract

本实用新型针对双三极管PN结串联结构的带隙基准源公开了一种基极电流补偿电路，包括镜像待补偿支路电流的第一电流镜，接收镜像的支路电流以采样待补偿三极管的基极电流的采样三极管，以及镜像基极电流并输出给待补偿支路的第二电流镜。保证了补偿的精确性的同时，有效消除基极电流导致的基准电压温度系数较大的现象。本实用新型还公开了包含上述基极电流补偿电路的带隙基准源电路，能在降低运算放大器失调电压的影响的同时也消除了基极电流导致的基准电压温度系数较大的现象。

Description

带隙基准源电路及其基极电流补偿电路

技术领域

本申请涉及集成电路，特别涉及在集成电路中使用的电压基准源。

背景技术

电压基准源作为一个独立的功能模块被广泛地应用于模拟及数模混合集成电路中，其性能决定了整个芯片的可靠性。电压基准源的电路结构有很多，带隙基准源应用广泛。

传统的带隙基准源由于基极电流的存在，将会影响三级管的集电极的电流密度，不能保证运算放大器输入端的两个支路上三级管集电极电流的一致性，从而导致了较大的基准电压温漂系数，需要进行基极电流补偿。例如：申请号为201010127309.9，名为《自适应基极电流补偿曲率校正的带隙基准源》的发明专利申请，公开了包含“自适应基极电流补偿电路”的带隙基准源，针对一条支路只有一个三极管的情况进行补偿。但是这种带隙基准结构运算放大器失调电压对输出电压产生的误差比较大，失调电压本身随温度变化，因此增大了输出电压温度系数。

通常，利用两个PN结串联的结构降低运放的输入失调电压影响，即：运算放大器输入端的支路上通过两个PNP三级管串联，一个PNP三极管的基极相连到另外一个PNP三级管的发射极。采用三级管基极-发射极的负温度系数的结电压与它们具有正温度系数的基极-发射极电压差进行相加得到与温度无关的基准电压。即：通过采用两个具有相反温度系数的量以适当的权重相加，得到零温度系数的输出结果。如图1所示，常规的带隙基准源包括共源共栅电流镜(MOS管M3、M6，M1、M7，M2、M8，M9、M4，M33、M34)、运算放大器A1、三极管Q1、Q2、Q3、Q4、Q7以及电阻R1、R2组成。三极管的特性相同，且三极管Q1、Q2及Q7的发射结面积为Q3、Q4的1/n。

负温度系数的推导过程如下：

PNP三极管的发射极与基极的电压VBE为：

$\mathrm{VBE}=\mathrm{VT}\ln \left(\frac{\mathrm{IC}}{\mathrm{IS}}\right)---\left(1\right)$

VT表示具有正温度系数的热电压(VT＝kT/q,k为玻尔兹曼常量，q为电子电荷)，IC表示集电极电流，IS表示饱和电流。

假设IC保持不变，VBE对温度T求导数：

$\frac{6\mathrm{VBE}}{6T}=\frac{\mathrm{VBE}-(4+m)\mathrm{VT}-E_g/q}{T}---\left(2\right)$

Eg＝1.12eV是硅的带隙能量，m≈-1.5。

公式(2)给出了给定温度T下基极-发射极电压的温度系数。

正温度系数电压产生推导为：

$\begin{array}{c}2\mathrm{\ΔVE}=\mathrm{VBE}1-\mathrm{VBE}3+\mathrm{VBE}2-\mathrm{VBE}4\\ =\mathrm{VT}\ln \frac{\mathrm{IC}1}{\mathrm{IS}}-\mathrm{VT}\ln \frac{\mathrm{IC}3}{\mathrm{nIS}}+\mathrm{VT}\ln \frac{\mathrm{IC}2}{\mathrm{IS}}-\mathrm{VT}\ln \frac{\mathrm{IC}4}{\mathrm{nIS}}\\ =\mathrm{VT}(\ln \frac{\mathrm{nIC}1}{\mathrm{IC}3}+\ln \frac{\mathrm{nIC}2}{\mathrm{IC}4})\end{array}---\left(3\right)$

忽略基极电流的情况下，可以得到三极管Q1与Q3集电极电流相等，三极管Q2与Q4集电极电流相等。那么由公式(3)可以得出：

2ΔVBE＝2VTlnn        (4)

因此，通过正、负温度系数相加得到输出基准电压如公式(5)所示：

VOUT＝k₁VBE+k₂ΔVBE       (5)

只要合适的选取K1与K2的值，就可以得到零温度系数的基准输出。

而实际电路中，由于基极电流的存在，三极管Q1与Q3以及Q2与Q4的集电极电流是不相等的，电流的流向如图2所示，通过图2可以得到：

IE＝IE1＝IE2＝IE3＝IE4      (6)

IE1＝IB1+IC1-IB2            (7)

IE3＝IB3+IC3-IB4            (8)

IE2＝IB2+IC2                (9)

IE4＝IB4+IC4                (10)

IE＝(1+β)IB                 (11)

将式(6)～(11)带入式(3)中可以得到：

$\begin{array}{c}2\mathrm{\ΔVBE}=\mathrm{VT}(\ln \frac{n(\mathrm{IE}1+\mathrm{IB}2-\mathrm{IB}1)}{\mathrm{IE}3+\mathrm{IB}4-\mathrm{IB}3}+\ln \frac{\mathrm{nIC}2}{\mathrm{IC}4})\\ =\mathrm{VT}(2\ln n+\ln \frac{(\mathrm{\β}+2)\mathrm{IE}-(\mathrm{\β}+1)\mathrm{IB}1}{(\mathrm{\β}+2)\mathrm{IE}-(\mathrm{\β}+1)\mathrm{IB}3}+\ln \frac{\mathrm{nIC}2}{\mathrm{IC}4})\end{array}---\left(12\right)$

式(12)中，集电极电流IC2与IC4近似相等，因此得出式(13)。

$\begin{array}{c}2\mathrm{\ΔVBE}=\mathrm{VT}(\ln \frac{n(\mathrm{IE}1+\mathrm{IB}2-\mathrm{IB}1)}{\mathrm{IE}3+\mathrm{IB}4-\mathrm{IB}3}+\ln \frac{\mathrm{nIC}2}{\mathrm{IC}4})\\ =\mathrm{VT}(2\ln n+\ln \frac{(\mathrm{\β}+2)\mathrm{IE}-(\mathrm{\β}+1)\mathrm{IB}1}{(\mathrm{\β}+2)\mathrm{IE}-(\mathrm{\β}+1)\mathrm{IB}3})\end{array}---\left(13\right)$

通过式(13)可以看出，与忽略基极电流情况相比，式中引入了基极电流(括号中的第二项)。由于基极电流IB1及IB3的不确定性，将会产生基准输出不稳定。

另外，电路工作时，三极管处于线性区，并且芯片采用CMOS工艺，三极管电流放大倍数β很小，发射极流入基极的电流相对较大，基极电流的存在导致了较大的基准电压温漂系数。因此，正如申请号为201010555886.8、名为《一种基于发射极电流补偿的高精度带隙基准源电路》的发明专利申请所述，对这种结构的带隙基准源进行基极电流补偿，以消除基极电流导致的基准电压温度系数较大的现象。但是，该发明专利申请未公开基极补偿电路的具体结构。

实用新型内容

本申请的目的之一是针对双三极管PN结串联结构的带隙基准源提供一种基极电流补偿电路，能够采样获得与基极电流特性相同的补偿电流，在保证了补偿的精确性的同时，有效降低基极电流导致的基准电压温度系数较大的现象。

本申请的另一目的是提供包含上述基极电流补偿电路的带隙基准源电路，降低运算放大器失调电压的影响的同时也降低了基极电流导致的基准电压温度系数较大的现象。

根据本申请的第一方面，提供带隙基准源用基极电流补偿电路，连接所述带隙基准源中待补偿三极管所在的支路，所述带隙基准源的运算放大器的输入端接双三极管PN结串联结构，该补偿电路包括：

第一电流镜，镜像所述支路的电流；

采样三极管，接收镜像的支路电流以采样待补偿三极管的基极电流；以及

第二电流镜，镜像所述采样三极管采样得到的基极电流并输出给所述支路。

根据上述方案，通过特性相同的三级管从待补偿三极管采样补偿电流，加入待补偿支路，以有效降低基极电流导致的基准电压温度系数较大的现象。

在一些实施例中，所述第二电流镜包括：

N型共源共栅电流镜，镜像所述采样三极管输出的基极电流；以及

P型共源共栅电流镜，镜像所述N型共源共栅电流镜输出的基极电流，输出给所述支路。通过共源共栅电流源镜像，得到与基极电流特性完全相同的补偿电流，保证了补偿的精确性。

在一些实施例中，所述N型共源共栅电流镜包括:第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中，

所述第三NMOS管的漏极接所述采样三极管的输出端，栅极接所述第一电流镜的输出端，源极接所述第四NMOS管的漏极；

所述第四NMOS管的源极接地，栅极接所述采样三极管的输出端；

所述第二NMOS管的源极接地，栅极接所述采样三极管的输出端，漏极接所述第一NMOS管的源极；

所述第一NMOS管的栅极接所述第一电流镜的输出端；

所述P型共源共栅电流镜包括:第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，其中，

所述第四PMOS管的漏极接所述第一NMOS管的漏极，栅极接偏置电压，源极接所述第三PMOS管的漏极；

所述第三PMOS管的源极接电源，栅极接所述第一NMOS管的漏极；

所述第一PMOS管的源极接电源，漏极接所述第二PMOS管的源极，栅极接所述第一NMOS管的漏极；

所述第二PMOS管的栅极接偏置电压，漏极接所述支路。

在一些实施例中，所述第一电流镜包括：第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管，其中，

所述第五PMOS管的源极接电源，漏极接所述第六PMOS管的源极，栅极接所述第一NMOS管的漏极；

所述第六PMOS管的栅极接偏置电压；

所述第七PMOS管的源极接电源，栅极接运算放大器的输出端，漏极接所述第八PMOS管的源极；

所述第八PMOS管的栅极接偏置电压；

所述第六PMOS管的漏极和所述第八PMOS管的漏极相接，作为所述第一电流镜的输出端。

在一些实施例中，所述采样三极管与待补偿三极管的特性、发射结面积均相同，该采样三极管的发射极接所述第一电流镜的输出端，集电极接地，基极作为所述采样三极管的输出端。

根据本实用新型的第二方面，提供一种带隙基准源电路，包括：

运算放大器；

连接运算放大器反相输入端的第一双三极管PN结串联支路，包括待补偿的第一三极管；

连接运算放大器同相输入端的第二双三极管PN结串联支路，包括待补偿的第三三极管；以及

在基准电压输出支路中待补偿的第五三极管；

所述带隙基准源电路还包括：

为所述第一双三极管PN结串联支路补偿第一三极管的基极电流的本实用新型第一方面所述的基极电流补偿电路；

为所述第二双三极管PN结串联支路补偿第三三极管的基极电流的本实用新型第一方面所述的基极电流补偿电路；以及

为所述基准电压输出支路补偿第五三极管的基极电流的本实用新型第一方面所述的基极电流补偿电路。

根据上述方案，在保证了补偿的精确性的同时，可有效降低基极电流导致的基准电压温度系数较大的现象。

在一些实施例中，所述第一双三极管PN结串联支路还包括第二三极管；

所述第二双三极管PN结串联支路还包括第四三极管；

所述带隙基准源电路还包括：引出第一至第五电流输出端的共源共栅电流镜；

所述第一三极管的基极接地，集电极接地，发射极接第一电流输出端；

所述第二三极管的发射极接运算放大器反相输入端和第二电流输出端，集电极接地，基极接所述第一三极管的发射极；

所述第四三极管的发射极通过第一电阻接运算放大器同相输入端和第三电流输出端，集电极接地，基极接所述第三三极管的发射极；

所述第三三极管的发射极接第四电流输出端，基极接地，集电极接地；

所述第五三极管的基极接地，集电极接地，发射极通过第二电阻接第五电流输出端；所述第五电流输出端为基准电压输出端；

所述第二三极管的发射极、第四三极管的发射极和第五三极管的发射极分别接各自对应基极电流补偿电路的输出端。

在一些实施例中，所述第一三极管、第二三极管和第五三极管各自的发射结面积为所述第三三极管和第四三极管发射结面积的1/n。

附图说明

图1显示了常规的带隙基准电路；

图2示意性地指示了图1所示电路中补偿前电流的流向；

图3示意性地指示了图1所示电路中补偿电流的流向；

图4是本实用新型一实施方式的带隙基准源电路的电路图；

图5是图4所示的带隙基准源电路的基极电流补偿电路的电路图；

图6是未采用基极电流补偿电路的输出电压随温度变化曲线图；

图7是采用基极电流补偿电路的输出电压随温度变化曲线图；

图8显示了未加入基极补偿电流电路的电源输出电流情况；

图9显示了加入基极补偿电流电路的电源输出电流的情况。

具体实施方式

下面结合附图，对本实用新型的实施方式作详细说明。

如图1所示，现有的带隙基准电路，因为采用经典的两管带隙基准源结构(双三极管PN结串联结构)，所以能有效降低运放的输入失调电压影响。具体地，该带隙基准电路包括：共源共栅电流镜、运算放大器A1、第一至第五三极管Q1～Q5、第一电阻R1和第二电阻R2，其中：

共源共栅电流镜引出第一至第五电流输出端Iout1～Iout5，每个电流输出端输出相同的镜像电流。共源共栅电流镜由PMOS管M3、M6，M1、M7，M2、M8，M4、M9，和M33、M34构成。每两个PMOS管形成一组共源共栅结构，引出一个电流输出端。以PMOS管M3、M6为例：PMOS管M6的源极及衬底接电源VDDA，漏极接PMOS管M3源极，栅极接运算放大器A1的输出端；PMOS管M3的源极接PMOS管M6的漏极，衬底连接电源VDDA，栅极接偏置电压(PMOS管M1、M2、M4、M33的各自栅极相接，作为共源共栅结构的偏置电压)，漏极为第一电流输出端Iout1。

第一、第二三极管Q1、Q2构成第一双三极管PN结串联支路。第一三极管Q1的基极接地，集电极接地，发射极接第一电流输出端Iout1。第二三极管Q2的发射极接运算放大器A1的反相输入端和第二电流输出端Iout2，集电极接地，基极接第一三极管Q1的发射极。

第三、第四三极管Q3、Q4构成第二双三极管PN结串联支路；第四三极管Q4的发射极通过第一电阻R1接运算放大器A1的同相输入端和第三电流输出端Iout3，集电极接地，基极接第三三极管Q3的发射极。第三三极管Q3的发射极接第四电流输出端Iout4，基极接地，集电极接地。

第五三极管Q7在基准电压输出支路中。第五三极管Q7的基极接地，集电极接地，发射极通过第二电阻R2接第五电流输出端Iout5；第五电流输出端Iout5作为基准电压输出端VOUT。

所有三极管的特性相同。第一三极管Q1、第二三极管Q2和第五三极管Q7各自的发射结面积为第三三极管Q3和第四三极管Q4发射结面积的1/n。

上述现有的带隙基准电路作为本实用新型的带隙基准源电路的一部分，能够有效降低运放的输入失调电压影响。同时，为了消除基极电流导致的基准电压温度系数较大的现象，本实用新型的带隙基准源电路还包含基极电流补偿部分，该部分以本实用新型的基极电流补偿电路作为基础，加以实现。以下对本实用新型一种实施方式的基极电流补偿电路进行详细描述：

根据本实用新型一种实施方式，基极电流补偿电路应用于一条支路上两个三级管串联的带隙基准源，即带隙基准源的运算放大器A1的输入端接双三极管PN结串联结构。本实用新型的基极电流补偿电路连接带隙基准源中待补偿三极管所在的支路。以图1的带隙基准电路为例，如图3所示，包括第一双三极管PN结串联支路(第一三极管Q1为待补偿三极管)，第二双三极管PN结串联支路(第三三极管Q3为待补偿三极管)，基准电压输出支路(第五三极管Q7为待补偿三极管)。

根据本实用新型的一种实施方式，基极电流补偿电路包括：第一电流镜、采样三极管和第二电流镜。其中，第一电流镜用于镜像需要补偿的支路的电流；

采样三极管Q5接收镜像的支路电流，以采样待补偿三极管的基极电流；

第二电流镜镜像采样三极管Q5输出的基极电流，并输出至需要补偿的支路。

具体地，请参阅图5，采样三极管Q5与待补偿三极管的特性、发射结面积均相同，采样三极管Q5的发射极接第一电流镜的输出端，集电极接地，基极作为采样三极管的输出端。

第二电流镜包括：N型共源共栅电流镜和P型共源共栅电流镜。

N型共源共栅电流镜用于镜像采样三极管输出的基极电流，具体地，包括：第一NMOS管M17、第二NMOS管M18、第三NMOS管M19和第四NMOS管M20。

第三NMOS管M19的漏极接采样三极管Q5的输出端(采样三极管Q5的基极，下同)，栅极接第一电流镜的输出端，源极接第四NMOS管M20的漏极。

第四NMOS管M20的源极接地，栅极接采样三极管Q5的输出端。

第二NMOS管M18的源极接地，栅极接采样三极管Q5的输出端，漏极接第一NMOS管M17的源极。

第一NMOS管M17的栅极接第一电流镜的输出端。

第一NMOS管M17、第二NMOS管M18、第三NMOS管M19和第四NMOS管M20各自衬底接地。

P型共源共栅电流镜用于镜像N型共源共栅电流镜输出的基极电流，输出给需要补偿的支路。具体地，P型共源共栅电流镜包括:第一PMOS管M10、第二PMOS管M5、第三PMOS管M12和第四PMOS管M11。其中，

第四PMOS管M11的漏极接第一NMOS管M17的漏极，栅极接共源共栅结构的偏置电压Vbias2，源极接第三PMOS管M12的漏极；

第三PMOS管M12的源极接电源VDDA，栅极接第一NMOS管M17的漏极；

第一PMOS管M10的源极接电源，漏极接第二PMOS管M5的源极，栅极接第一NMOS管M17的漏极；

第二PMOS管M5的栅极接偏置电压Vbias2，漏极接需要补偿的支路。

第一PMOS管M10、第二PMOS管M5、第三PMOS管M12和第四PMOS管M11各自的衬底接电源VDDA。

第一电流镜包括：第五PMOS管M14、第六PMOS管M13、第七PMOS管M16和第八PMOS管M15。

第五PMOS管M14的源极接电源VDDA，漏极接第六PMOS管M13的源极，栅极接第一NMOS管M17的漏极。

第六PMOS管M13的栅极接偏置电压。

第七PMOS管M16的源极接电源VDDA，栅极接运算放大器A1的输出端Vbias 1，漏极接第八PMOS管M15的源极。

第八PMOS管M15的栅极接偏置电压。

第六PMOS管M13的漏极和第八PMOS管M15的漏极相接，作为第一电流镜的输出端。

第五PMOS管M14、第六PMOS管M13、第七PMOS管M16和第八PMOS管M15各自的衬底接电源VDDA。

综上，本实用新型的带隙基准源电路所包含的基极电流补偿部分，包括：

一个给第一双三极管PN结串联支路补偿第一三极管Q1的基极电流的基极电流补偿电路；

一个给第二双三极管PN结串联支路补偿第三三极管Q3的基极电流的基极电流补偿电路；以及

一个给基准电压输出支路补偿第五三极管Q7的基极电流的基极电流补偿电路。

因为第一三极管Q1、第二三极管Q2和第五三极管Q7各自的发射结面积为第三三极管Q3和第四三极管Q4发射结面积的1/n，所以如图3所示，给第一双三极管PN结串联支路补偿电流IA；给第二双三极管PN结串联支路补偿电流InA；给基准电压输出支路补偿电流IA。

所以，请参阅图4，本实用新型的带隙基准源电路所包含的基极电流补偿部分，包括：

连接第二三极管Q2的发射极并补偿电流IA的基极电流补偿模块A，对应于本实用新型的基极电流补偿电路，由三极管Q6，PMOS管M21、M22、M23、M24、M25、M26、M27、M28，NMOS管M29、M30、M31、M32构成。

连接第四三极管Q4的发射极并补偿电流InA的基极电流补偿模块nA，即本实用新型的基极电流补偿电路。

由PMOS管M35、M36构成的共源共栅结构，镜像基极电流补偿模块A输出的补偿电流IA，连接第五三极管Q7的发射极并补偿电流IA。

结合实际电路对电流补偿电路的工作原理加以说明。以基极电流补偿模块nA(即：本实用新型的基极电流补偿电路)为例，进行分析。

如图5所示，保证所有共源共栅电流镜为镜像关系，通过以下推导：由于流入共源共栅电流源M19、M20的电流为Q5的基极电流，M17、M18共源共栅电流源镜像Q5的基极电流，那么通过M11、M12及M5、M10的镜像关系，可以得到InA即为Q5的基极电流；因为M13、M14及M15、M16以及运算放大器的输出偏置保证了Q5与Q3所处的工作状态相同，并且Q5与Q3的发射极面积及管子特性相同，那么可以得出Q5与Q3的基极电流相同，同理可以得出IA等于Q6及Q1的基极电流。从而可以得出以下公式：

InA＝IB3                  (14)

IA＝IB1                      (15)

根据图3的电流走向和根据基尔霍夫电流规则，可以得到：

IE＝IC1+IB1-IB2＝IC2+IB2-IB1            (16)

IE＝IC3+IB3-IB4＝IC4+IB4-IB3      (17)

将式(16)、(17)带入式(13)后可以得到：

$\begin{array}{c}2\mathrm{\ΔVBE}=\mathrm{VT}(\ln \frac{n(\mathrm{IE}1+\mathrm{IB}2-\mathrm{IB}1)}{\mathrm{IE}3+\mathrm{IB}4-\mathrm{IB}3}+\ln \frac{\mathrm{nIC}2}{\mathrm{IC}4})\\ =\mathrm{VT}(\ln \frac{n(21E-\mathrm{IC}2)}{21E-\mathrm{IC}4}+\ln \frac{\mathrm{nIC}2}{\mathrm{IC}4})\end{array}---\left(18\right)$

由于Q4与Q2的集电极电流相等，那么式(18)可以转换为：

2ΔVBE＝2VTlnn                (19)

式(19)与式(4)相同。由于将基极电流消除，因此将发射极电流分流造成的基准电压的温度漂移现象消除。

进行基极电流补偿电路验证。图6与图7为采用基极电流补偿前后的温漂特性对比。图6显示了没有采用基极电流补偿电路的输出电压随温度变化曲线。图7显示了采用基极电流补偿电路后输出电压随温度变化曲线。进行-55℃到125℃的温区扫描。在全温区变化范围内，图6输出基准随温度变化范围为2.7mV，相应的温漂系数为12.35ppm/℃。在全温区变化范围内，图7输出基准随温度变化范围为1.85mV，相应的温漂系数为8.44ppm/℃。

包括启动电路后，电源电压为2.5V时，电源电流在加入补偿电流电路后前后对比如图8、图9所示。图8为没有加入电流补偿电路的电源输出电流，通过输出结果可以得出为20.51uA；图9为加入电流补偿电路的电源输出电流，通过输出结果可以得出为21.01uA。加入基极电流补偿电路后电源电流只增加了0.5uA，其增大的功耗也就十分小。

综上，通过共源共栅电流镜及基极电流采样三级管，能够实现补偿与基极电流大小及特性相同的基极电流。通过实际电路验证结果的对比，本实用新型的基极电流补偿电路的对基准输出的温度曲线改善的效果是明显的，因此，可以得到稳定性很高的带隙基准输出。

以上所述仅是本实用新型的一些实施方式。对于本领域普通技术人员来说，在不脱离本实用新型创造构思的前提下，还可以做出若干相似的变形和改进，这些也应视为本实用新型的保护范围之内。

Claims (8)

1.一种带隙基准源用基极电流补偿电路，连接所述带隙基准源中待补偿三极管所在的支路，所述带隙基准源的运算放大器的输入端接双三极管PN结串联结构，其特征在于，包括：

第一电流镜，镜像所述支路的电流；

采样三极管，接收镜像的支路电流以采样待补偿三极管的基极电流；以及

第二电流镜，镜像所述采样三极管采样得到的基极电流并输出给所述支路。

2.根据权利要求1所述的带隙基准源用基极电流补偿电路，其特征在于，所述第二电流镜包括：

N型共源共栅电流镜，镜像所述采样三极管输出的基极电流；以及

P型共源共栅电流镜，镜像所述N型共源共栅电流镜输出的基极电流，输出给所述支路。

3.根据权利要求2所述的带隙基准源用基极电流补偿电路，其特征在于，

所述N型共源共栅电流镜包括:第一NMOS管(M17)、第二NMOS管(M18)、第三NMOS管(M19)和第四NMOS管(M20)，其中，

所述第三NMOS管(M19)的漏极接所述采样三极管的输出端，栅极接所述第一电流镜的输出端，源极接所述第四NMOS管(M20)的漏极；

所述第四NMOS管(M20)的源极接地，栅极接所述采样三极管的输出端；

所述第二NMOS管(M18)的源极接地，栅极接所述采样三极管的输出端，漏极接所述第一NMOS管(M17)的源极；

所述第一NMOS管(M17)的栅极接所述第一电流镜的输出端；

所述P型共源共栅电流镜包括:第一PMOS管(M10)、第二PMOS管(M5)、第三PMOS管(M12)和第四PMOS管(M11)，其中，

所述第四PMOS管(M11)的漏极接所述第一NMOS管(M17)的漏极，栅极接偏置电压，源极接所述第三PMOS管(M12)的漏极；

所述第三PMOS管(M12)的源极接电源，栅极接所述第一NMOS管(M17)的漏极；

所述第一PMOS管(M10)的源极接电源，漏极接所述第二PMOS管(M5)的源极，栅极接所述第一NMOS管(M17)的漏极；

所述第二PMOS管(M5)的栅极接偏置电压，漏极接所述支路。

4.根据权利要求3所述的带隙基准源用基极电流补偿电路，其特征在于，所述第一电流镜包括：第五PMOS管(M14)、第六PMOS管(M13)、第七PMOS管(M16)和第八PMOS管(M15)，其中，

所述第五PMOS管(M14)的源极接电源，漏极接所述第六PMOS管(M13)的源极，栅极接所述第一NMOS管(M17)的漏极；

所述第六PMOS管(M13)的栅极接偏置电压；

所述第七PMOS管(M16)的源极接电源，栅极接运算放大器的输出端，漏极接所述第八PMOS管(M15)的源极；

所述第八PMOS管(M15)的栅极接偏置电压；

所述第六PMOS管(M13)的漏极和所述第八PMOS管(M15)的漏极相接，作为所述第一电流镜的输出端。

5.根据权利要求4所述的带隙基准源用基极电流补偿电路，其特征在于，所述采样三极管与待补偿三极管的特性、发射结面积均相同，该采样三极管的发射极接所述第一电流镜的输出端，集电极接地，基极作为所述采样三极管的输出端。

6.一种带隙基准源电路，包括：

运算放大器；

连接运算放大器反相输入端的第一双三极管PN结串联支路，包括待补偿的第一三极管(Q1)；

连接运算放大器同相输入端的第二双三极管PN结串联支路，包括待补偿的第三三极管(Q3)；以及

在基准电压输出支路中待补偿的第五三极管(Q7)；

其特征在于，所述带隙基准源电路还包括：

给所述第一双三极管PN结串联支路补偿第一三极管(Q1)的基极电流的如权利要求1至5中任一项所述基极电流补偿电路；

给所述第二双三极管PN结串联支路补偿第三三极管(Q3)的基极电流的如权利要求1至5中任一项所述基极电流补偿电路；以及

给所述基准电压输出支路补偿第五三极管(Q7)的基极电流的如权利要求1至5中任一项所述基极电流补偿电路。

7.根据权利要求6所述的带隙基准源电路，其特征在于，

所述第一双三极管PN结串联支路还包括第二三极管(Q2)；

所述第二双三极管PN结串联支路还包括第四三极管(Q4)；

所述带隙基准源电路还包括：引出第一至第五电流输出端的共源共栅电流镜；

所述第一三极管(Q1)的基极接地，集电极接地，发射极接第一电流输出端；

所述第二三极管(Q2)的发射极接运算放大器反相输入端和第二电流输出端，集电极接地，基极接所述第一三极管(Q1)的发射极；

所述第四三极管(Q4)的发射极通过第一电阻(R1)接运算放大器同相输入端和第三电流输出端，集电极接地，基极接所述第三三极管(Q3)的发射极；

所述第三三极管(Q3)的发射极接第四电流输出端，基极接地，集电极接地；

所述第五三极管(Q7)的基极接地，集电极接地，发射极通过第二电阻(R2)接第五电流输出端；所述第五电流输出端为基准电压输出端；

所述第二三极管(Q2)的发射极、第四三极管(Q4)的发射极和第五三极管(Q7)的发射极分别接各自对应基极电流补偿电路的输出端。

8.根据权利要求7所述的带隙基准源电路，其特征在于，所述第一三极管(Q1)、第二三极管(Q2)和第五三极管(Q7)各自的发射结面积为所述第三三极管(Q3)和第四三极管(Q4)发射结面积的1/n。