CN204065906U - 多路同步信号产生装置 - Google Patents

Abstract

本实用新型涉及时频研究技术领域，提供了一种多路同步信号产生装置，包括微处理器、直接数字式频率合成器DDS、压控晶振、同步鉴相模块；微处理器与直接数字式频率合成器DDS、压控晶振、同步鉴相模块分别连接，微处理器内部设置有定时器；压控晶振连接微处理器的外部时钟输入端、DDS的MCLK引脚；DDS经用户端鉴频环路与同步鉴相模块连接。本实用新型采用基于直接数字式频率合成器DDS的数字移相技术，通过微处理器中的定时器产生几路同频异相信号，使得其相位差直接受定时器精度控制，并且通过压控晶振提供高稳的外部时钟作为微处理器的内部时基，从而将相位精度及稳定程度较现有技术得到大幅提升。

Description

多路同步信号产生装置

技术领域

本实用新型涉及时频研究技术领域，主要适用于产生两路或多路频率相同而相位固定的信号。

背景技术

在时频研究领域，很多时候需要产生两路或多路频率相同而相位固定的信号。现有技术中通过同一信号源产生几路同频同相的信号，然后通过RC一阶延时电路实现移相的功能，进而达到产生几路同频相位固定的信号产生。

传统的移相技术存在着受模拟元器件参数不稳定的限制，导致移相的相位出现抖动的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种多路同步信号产生装置，该装置具有采用基于直接数字式频率合成器DDS的数字移相技术，通过微处理器中的定时器产生几路同频异相信号，使得其相位差直接受定时器精度控制，并且通过压控晶振提供高稳的外部时钟作为微处理器的内部时基，使得产生的相位无论从精度上还是稳定程度上都较现有技术得到大幅提升的特点。

为解决上述技术问题，本实用新型提供了一种多路同步信号产生装置，包括：微处理器、直接数字式频率合成器DDS、压控晶振、同步鉴相模块；

所述微处理器与所述直接数字式频率合成器DDS、所述压控晶振、所述同步鉴相模块分别连接，微处理器内部设置有定时器；

压控晶振连接微处理器的外部时钟输入端、直接数字式频率合成器DDS的MCLK引脚；

直接数字式频率合成器DDS经用户端鉴频环路与同步鉴相模块连接。

优选的技术方案为，所述直接数字式频率合成器DDS在内部无PLL倍频环节时，所述MCLK引脚输入的时钟源的频率高于IOUT端输出信号频率至少4倍。

更加优选的技术方案为，所述直接数字式频率合成器DDS通过其FSELECT端、FSYNC端、SCLK端、SDATA端与所述微处理器连接，所述FSELECT端为键控调频信号输入端；直接数字式频率合成器DDS的PSEL0端、PSEL1端接地；直接数字式频率合成器DDS内部的两个寄存器分别存储两个不同的频率值。

进一步优选的技术方案为，所述定时器为16位定时器。

本实用新型的有益效果在于：

1.本实用新型通过由于采用了数字移相技术，使得移相的相位可以得以保证。从而解决了传统移相技术受模拟元器件参数不稳定限制，导致移相的相位出现抖动的问题。

2.通过微处理器中的定时器产生同频异相信号，使得其相位差直接受定时器精度控制，从而使相位精度得以提升。

3.通过压控晶振提供高稳的外部时钟作为微处理器的内部时基，使得产生的相位稳定程度得到提升。

4.当直接数字式频率合成器DDS在内部无PLL倍频环节时，将MCLK引脚输入的时钟源的频率设置成高于IOUT端输出信号频率至少4倍，能够得到更好的相位噪声，通过外部滤波电路后，可得到比较纯净的信号谱。

附图说明

图1为本实用新型实施例的结构示意图。

图2为本实用新型实施例中DDS引脚连接状态示意图。

图3为本实用新型实施例中DDS串行通讯时序图。

图4为本实用新型实施例中微处理器通过定时器产生的几路信号相位关系图。

其中，a-DDS的外部时钟，b-微处理器的外部时钟，c-命令字，d-DDS输出的射频信号，e-同步鉴相信号，f-鉴频信号，g-同步鉴相结果。

具体实施方式

为进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本实用新型提出的多路同步信号产生装置的具体实施方式及工作原理进行详细说明。

由图1所示的本实用新型实施例结构示意图可知，本实施例的组成部分包括：微处理器、直接数字式频率合成器DDS、压控晶振、同步鉴相模块。其中，微处理器与直接数字式频率合成器DDS、压控晶振、同步鉴相模块分别连接，微处理器内部设置有定时器；压控晶振连接微处理器的外部时钟输入端、直接数字式频率合成器DDS的MCLK引脚；直接数字式频率合成器DDS经用户端的鉴频环路与同步鉴相模块连接。

微处理器通过串行时序命令字控制直接数字式频率合成器DDS的相应带FSK调制的频率信号的输出，由于直接数字式频率合成器DDS的外部时钟信号a来自于压控晶振，故直接数字式频率合成器DDS输出的频率信号具有压控晶振输出频率信号的稳定性。

直接数字式频率合成器DDS输出的射频信号d经过用户端鉴频环路完成直接数字式频率合成器DDS射频信号d与用户端待测信号的鉴频处理，得到相应的鉴频信号f送回至微处理器。

微处理器根据自身产生的与直接数字式频率合成器DDS的FSK调制信号具有同频同相的同步鉴相信号e，与鉴频信号f一同经同步鉴相模块进行同步鉴相处理，鉴相处理结果g送回微处理器，得到相应的压控信号h作用于压控晶振，从而改变压控晶振的频率信号输出，进而改变直接数字式频率合成器DDS外部参考时钟的频率。整个系统完成闭环。本实用新型实施例中所采用的压控晶振为美国产8607VCXO。

直接数字式频率合成器DDS射频信号的产生：由图2所示的本实用新型实施例中DDS引脚连接状态示意图可知，MCLK引脚接外部时钟源，使得DDS的IOUT引脚输出端频率信号的稳定度与外部时钟源一致。对于内部没有PLL倍频环节的DDS芯片，MCLK端输入时钟源的频率应高于IOUT端输出信号频率的4倍，例如输出信号频率为5MHz,则MCLK时钟端的信号频率应该大于20MHz，以期望得到更好的相位噪声，通过外部滤波电路后，可得到比较纯净的信号谱。FSELECT为键控调频信号输入端，即调制方波信号输入端。DDS内部有两个32位频率控制寄存器，将预先设置好的频率值F0、F1保存在寄存器中，F0、F1的确定是根据用户需要输出的频率F自行选择，假定DDS的参考时钟是f例如f=20MHz，则计算公式为：

其中，x指欲写入寄存器中的数值（二进制）

当FSELECT端有有方波信号输入时(即电平上升沿或下降沿转换)，DDS的IOUT端将会随之分别从频率控制寄存器中读出F1或F0的值作为输出，并且会保持信号的相位无变化。PSEL0、PSEL1为两路信号频率F1、F0的相位调节端，在应用中，拟保持F1、F0在切换时的相位连续，故在设计中直接将PSEL0、PSEL1接地。DDS与外界的主要通讯(如F1、F0值)时序是通过引脚FSYNC、SCLK、SDATA来完成的，其串行通讯的时序如图3所示。当FSYNC为高电平时，SCLK，SDATA引脚为高阻状态。当FSYNC为低电平时，DDS将处于通讯状态，此时引脚SCLK有一下降沿的脉冲时，将使挂在数据总线SDATA上的DATA写入DDS数据缓冲区，直至最终一个DATA写入时，DDS将根据引脚FSELECT上的状态选择F1或F0作为IOUT端的输出。

对于内部无PLL倍频模块DDS芯片，引脚MCLK输入的外部时钟频率即为系统的时钟频率，以输出5MHz频率信号为例，MCLK的时钟输入端信号频率为20MHz。DDS内部的两个频率控制寄存器（F0、F1）为32位，在上述串行通讯时序中，DATA位应该是32位。由此可知，在此MCLK外部输入时钟频率20MHz时，AD9832的最小的频率分辨率为：

$\frac{20\mathrm{MHz}}{2^{32}}=4.66\mathrm{mHz}(\≈5\mathrm{mHz})$

IOUT输出20MHz时，对应的32位频率控制寄存器的值全为1；输出5MHz时，对应的数值为（5MHz/20MHz）*2³²，将所得到的十进制值转化为二进制对应32位频率控制寄存器的值。根据串行通讯时序，通过微处理器将相应的32位值写入到相应的频率控制寄存器中（如F0）。同理，调制的另一路单频亦能够通过相类似的方式将32位值写入到相应的频率控制寄存器中（如F1）。通过改变DDS引脚FSELECT电平的高低，就可以实现在内部F0、F1频率间的切换，从而输出键控调频信号。其中改变引脚FSELECT电平的信号由微处理器产生。

低频调制信号及同步鉴相信号的形成：为了实现键控调频和同步鉴相，综合需要产生相互之间相位关系明确可调的一路调制信号和二路79Hz同步鉴相参考信号，这些信号的产生由本实用新型实施例中的微处理器通过定时器来实现的。几路信号的相位关系如图4所示。其中，键控调频信号A是一个占空比1：1的方波信号，作用于DDS的FSELECT端；用于伺服环路同步鉴相的信号B和C也是矩形脉冲，与A路信号有固定的相位关系，且占空比不是1：1。

本实用新型实施例是采用具有内部16位定时器的单片机来作为本实施例中的微处理器并实现上述各路信号的。实际选用的单片机的机器周期为0.2mS，定义一个变量T、进行循环来实现。在单片机相应的引脚上(如P2.0)实现上图中方波A，只需在相应的16位定时器溢出中断响应函数中将P2.0引脚电平取反（P2.0＝！P2.0）。同理，在单片机另两个引脚上(P2.2、P2.3)实现B和C两路方波信号，只是B和C是在相位上与P2.0有一定的移相，占空比不是1:：1的方波，通过"延时"方式来实现，即数字移相。"延时"在单片机中是通过固定的机器执行周期来实现的，上述提及的机器周期是由加在单片机时钟端的外部时钟信号b的频率决定的，由于在每一条指令的执行中也会涉及执行周期，不同的指令根据所执行命令行为的不同可分别为1个、2个、4个机器周期，但是同一个指令执行的周期是固定的，这就为"延时"机制提供了保障。

需要指出的是：在单片机执行的过程中，每一次定时器中断函数响应时，所经历的机器周期总数不一致，从稳定度角度讲，势必造成产生的几路信号并不稳定，但是由于伺服鉴相参考脉冲（P2.2、P2.3）与键控调频信号（P2.0）在产生过程上是密切关联的，即使几路信号频率有所变化，但同步鉴相参考脉冲与方波调制信号的相位关系始终是稳定的。

最后所应说明的是，以上具体实施方式仅用以说明本实用新型的技术方案而非限制，尽管参照实例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围当中。

Claims (5)

1.一种多路同步信号产生装置，其特征在于，包括：微处理器、直接数字式频率合成器DDS、压控晶振、同步鉴相模块；

所述微处理器与所述直接数字式频率合成器DDS、所述压控晶振、所述同步鉴相模块分别连接，微处理器内部设置有定时器；

压控晶振连接微处理器的外部时钟输入端、直接数字式频率合成器DDS的MCLK引脚；

直接数字式频率合成器DDS经用户端鉴频环路与同步鉴相模块连接。

2.如权利要求1所述的多路同步信号产生装置，其特征在于，所述直接数字式频率合成器DDS在内部无PLL倍频环节时，所述MCLK引脚输入的时钟源的频率高于IOUT端输出信号频率4倍。

3.如权利要求1或2所述的多路同步信号产生装置，其特征在于，所述直接数字式频率合成器DDS通过其FSELECT端、FSYNC端、SCLK端、SDATA端与所述微处理器连接，所述FSELECT端为键控调频信号输入端；直接数字式频率合成器DDS的PSEL0端、PSEL1端接地；直接数字式频率合成器DDS内部的两个寄存器分别存储两个不同的频率值。

4.如权利要求1或2所述的多路同步信号产生装置，其特征在于，所述定时器为16位定时器。

5.如权利要求3所述的多路同步信号产生装置，其特征在于，所述定时器为16位定时器。