CN203457138U - 一种频率综合器 - Google Patents
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Abstract
本实用新型公开了一种频率综合器，它由两路低频回路、两路跳频回路、一路高中频回路以及控制回路组成，其中，跳频回路由DDS器A、锁相环单元A及滤波单元A组成,高中频回路由DDS器B、锁相环单元B及滤波单元B组成，低频回路由DDS器C及滤波单元C组成，控制回路由CPLD控制器和时钟源组成。本实用新型的有益效果是：跳频采用DDS激励PLL的方法来实现频率合成的方案，低频频率采用DDS直接产生方式，充分体现软件无线电的灵活性和可移植性，频率合成器拥有很快的锁定时间，而又保证较小的杂散、准确的频率精度、低的噪位噪声、优良频谱纯度和宽的跳频范围，达到了较高的技术指标。
Description
技术领域
本实用新型涉及一种频率综合器，属于无线电通讯技术领域。
背景技术
在通信技术领域，扩、跳频技术以其低截获率、保密性好、抗干扰、抗衰落能力强、多址连接灵活、对窄带信号干扰小等特点，显示出比其他传输体制无与伦比的优越性，而广泛应用于导航、通信、遥控遥测等各个领域。
现代跳频数字通信设备越来越复杂，高科技含量越来越高，抗干扰措施越来越来先进，跳频速率越来越高，因此对通信设备的频率综合器提出了更高的要求，频率合成器是扩频电台的关键核心部件之一，它的好坏直接影响电台的通信质量、频率切换速度、通信建立的速度、抗干扰性能、系统的稳定性、可靠性等。
实用新型内容
本实用新型的目的在于提供一种频率综合器，克服现有技术的不足，能适应快速跳频，满足抗干扰的要求。
本实用新型的目的是通过以下技术方案来实现的：一种频率综合器，它由两路低频回路、两路跳频回路、一路高中频回路以及控制回路组成，其中，跳频回路由DDS器A、锁相环单元A及滤波单元A组成,高中频回路由DDS器B、锁相环单元B及滤波单元B组成，低频回路由DDS器C及滤波单元C组成，控制回路由CPLD控制器和时钟源组成,其中，DDS器A有两个输出端，其中一个输出端和锁相环单元A的输入端相连，另一个输出端作为分频输出与滤波单元A的输出端相连，锁相环单元A的输出端和滤波单元A的输入端相连，滤波单元A的输出端作为跳频输出端，DDS器B有两个输出端，其中一个输出端和锁相环单元B的输入端相连，锁相环单元B的输出端和滤波单元B的输入端相连，滤波单元B的输出端作为高中频输出端,DDS器C有两个输出端，其中一个输出端与滤波单元C的输入端相连，另一个输出端作为低频输出与，滤波单元C作为低频输出端，DDS器B的另一个输出端和DDS器C的另一个输出端同时作为分频输出与滤波单元B的输出端相连，CPLD控制器的输入端与时钟源的输出端相连，CPLD控制器的输出端分别与DDS器A、DDS器B以及DDS器C相连。
所述的滤波单元A、滤波单元B以及滤波单元C为低通滤波单元。
所述的CPLD控制器采用CPLD芯片。
所述的时钟源为温补型晶体振荡器。
所述的DDS器A、DDS器B以及DDS器C采用AD9851DDS芯片。
本实用新型的有益效果在于：跳频采用DDS激励PLL的方法来实现频率合成的方案，低频频率采用DDS直接产生方式，充分体现软件无线电的灵活性和可移植性，频率合成器拥有很快的锁定时间，而又保证较小的杂散、准确的频率精度、低的噪位噪声、优良频谱纯度和宽的跳频范围，达到了较高的技术指标。
附图说明
图1为本实用新型的结构示意图；
图2为本实用新型跳频回路的流程图；
图3为本实用新型向DDS控制器输入频率控制的时序图。
其中，1-DDS器A，2-锁相环单元，3-滤波单元A，4-DDS器B，5-锁相环单元B，6-滤波单元B，7-DDS器C，8-滤波单元C，9-CPLD控制器，10-时钟源。
具体实施方式
下面结合附图进一步描述本实用新型的技术方案，但要求保护的范围并不局限于所述。
如图1，一种频率综合器，它由两路低频回路、两路跳频回路、一路高中频回路以及控制回路组成，其中，跳频回路由DDS器A1、锁相环单元A2及滤波单元A3组成,高中频回路由DDS器B4、锁相环单元B5及滤波单元B6组成，低频回路由DDS器C7及滤波单元C8组成，控制回路由CPLD控制器9和时钟源10组成,其中，DDS器A1有两个输出端，其中一个输出端和锁相环单元A2的输入端相连，另一个输出端作为分频输出与滤波单元A3的输出端相连，锁相环单元A2的输出端和滤波单元A3的输入端相连，滤波单元A3的输出端作为跳频输出端，DDS器B4有两个输出端，其中一个输出端和锁相环单元B5的输入端相连，锁相环单元B5的输出端和滤波单元B6的输入端相连，滤波单元B6的输出端作为高中频输出端,DDS器C7有两个输出端，其中一个输出端与滤波单元C8的输入端相连，另一个输出端作为低频输出与，滤波单元C8作为低频输出端，DDS器B4的另一个输出端和DDS器C7的另一个输出端同时作为分频输出与滤波单元B6的输出端相连，CPLD控制器9的输入端与时钟源10的输出端相连，CPLD控制器9的输出端分别与DDS器A1、DDS器B4以及DDS器C7相连。
所述的滤波单元A3、滤波单元B6以及滤波单元C8为低通滤波单元。
所述的CPLD控制器9采用CPLD芯片。
所述的时钟源10为温补型晶体振荡器。
所述的DDS器A1、DDS器B4以及DDS器C7采用AD9851DDS芯片。
如图2，跳频回路采用DDS+PLL方案实现，温补晶振输出的12.288MHz作为鉴相器的输入，即鉴相频率为12.288MHz，DDS控制器在这里作为一个分频精密度极高的可变分频器，由于鉴相频率的提高，环路的总分频比为：310/12.288-436/12.288（25-35），比通常的PLL集成电路小的多。而环路中的4分频器，是为了给DDS合适的系统时钟，范围为77.5-109MHz，符合对DDDS控制器时钟的要求。DDS控制器设计主要包括控制接口、频率控制字的计算、DDS输出滤波器。对于快速跳频而言，DDS控制器的锁定时间快，但杂散输出大，频率范围窄，而锁相环单元即PLL的特性可以降低杂散的输出，但锁定时间相对较长，所以，用DDS控制器、PLL相结合的方案可以说是相互取长补短。
DDS控制器结合PLL的组合方式比较多，通常在不增加系统复杂度的同时又具有较好的相噪的方式是：DDS控制器激励PLL方式和DDS控制器作为琐相环的可编程分频器。由于DDS控制器输出频率的缺陷，DDS控制器激励PLL方式在本系统中对杂散的抑制不够。所以，为了采用高的鉴相频率来提升PLL的锁定速度，又具有低的分辨率，同时具有较好的杂散抑制，经过理论分析和多次反复实验，本系统采用了DDS控制器作为PLL的可编程分频器方式，达到了满意的效果。
跳频频率采用DDS控制器激励PLL的方式，由于DDS控制器频率控制字采用32位控制，因此频率分辨率和频率切换速度高，输出频率相位噪声低。对于低中频频率，直接采用DDS控制器S产生，频率算法采用软件实现，可灵活设置频点，便于模块化和调试，低中频频率的相位噪声优于-95dBc/Hz/1KHz，杂散小于-70dB。控制器采用CPLD实现，可根据控制指令输出不同的频点，并检测电路的工作情况，输出频率锁定指示信号。
CPLD芯片产生DDS控制器所需的控制指令，DDS控制器按控制指令生成所需频率，通过低通滤波电路输出频率纯净的低频频率，本实用新型生成的低频频率为20.16MH和32.256MH，频率输出范围可在小于50MH的范围内通过程序进行灵活设置。同时CPLD芯片产生DDS控制器所需的控制指令，DDS控制器按控制指令生成所需的鉴相频率，鉴相器将DDS控制器产生的频率与参考频率鉴相产生误差信号，控制VCO输出符合要求的频率，本实用新型输出的高中频频率为909.84MH,频率范围可以在800～960MH范围内通过程序灵活设置。
如图3，对于控制接口采用CPLD芯片控制的方式来完成向DDS控制器输入频率控制，在W_CLK的上升延将一个8Bit控制字送入DDS控制器的输入数据寄存器，总共送5个，在FQ_UD的上升延到来时，DDS控制器开始合成频率。
Claims (5)
1.一种频率综合器，其特征在于：它由两路低频回路、两路跳频回路、一路高中频回路以及控制回路组成，其中，跳频回路由DDS器A（1）、锁相环单元A（2）及滤波单元A（3）组成,高中频回路由DDS器B（4）、锁相环单元B（5）及滤波单元B（6）组成，低频回路由DDS器C（7）及滤波单元C（8）组成，控制回路由CPLD控制器（9）和时钟源（10）组成,其中，DDS器A（1）有两个输出端，其中一个输出端和锁相环单元A（2）的输入端相连，另一个输出端作为分频输出与滤波单元A（3）的输出端相连，锁相环单元A（2）的输出端和滤波单元A（3）的输入端相连，滤波单元A（3）的输出端作为跳频输出端，DDS器B（4）有两个输出端，其中一个输出端和锁相环单元B（5）的输入端相连，锁相环单元B（5）的输出端和滤波单元B（6）的输入端相连，滤波单元B（6）的输出端作为高中频输出端,DDS器C（7）有两个输出端，其中一个输出端与滤波单元C（8）的输入端相连，另一个输出端作为低频输出与，滤波单元C（8）作为低频输出端，DDS器B（4）的另一个输出端和DDS器C（7）的另一个输出端同时作为分频输出与滤波单元B（6）的输出端相连，CPLD控制器（9）的输入端与时钟源（10）的输出端相连，CPLD控制器（9）的输出端分别与DDS器A（1）、DDS器B（4）以及DDS器C（7）相连。
2.根据权利要求1所述的频率综合器，其特征在于：所述的滤波单元A（3）、滤波单元B（6）以及滤波单元C（8）为低通滤波单元。
3.根据权利要求1所述的频率综合器，其特征在于：所述的CPLD控制器（9）采用CPLD芯片。
4.根据权利要求1所述的频率综合器，其特征在于：所述的时钟源（10）为温补型晶体振荡器。
5.根据权利要求1所述的频率综合器，其特征在于：所述的DDS器A（1）、DDS器B（4）以及DDS器C（7）采用AD9851DDS芯片。
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Country Status (1)
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2013
- 2013-09-13 CN CN201320570307.6U patent/CN203457138U/zh not_active Expired - Lifetime
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