CN107276588A - 一种低谐波锁相源电路 - Google Patents
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Abstract
本发明涉及一种低谐波锁相源电路，包括控制单元、同步晶振单元，以及与所述控制单元和同步晶振单元均连接的第一通道频率综合单元、第二通道频率综合单元和第三通道频率综合单元，所述第一通道频率综合单元包括两个输出端口，输出两路不同的射频信号；所述第二通道频率综合单元包括一个输出端口，输出一路多普勒信号；所述第三通道频率综合单元包括两个输出端口，输出两路相同的射频信号。本发明采用多通道多路射频信号输出的方式，能满足不同功能需求的信号输出，且具有成本低、集成化、体积小、功耗低的特性,实现了低杂散和低谐波的技术要求。
Description
技术领域
本发明涉及频率合成领域,尤其涉及一种低谐波锁相源电路。
背景技术
锁相源是通过锁相实现输出信号与输入信号同频、同相的功能的一种产品，主要运用在通信领域以及频综领域。目前锁相源主要由两种方式实现，一种是利用传统的PLL方法实现锁相输出，这种方法杂散和谐波都会得到很好的抑制，但无法实现小步进频率；另一种则是现在比较主流的DDS+PLL方法，这种方式能实现小步进频率，但大多数杂散和谐波抑制都不好。而且很多产品都是单一的一种设计，导致适用范围狭窄功能性不强。如果某产品需要同时使用不同功能的锁相源，则需要不同功能的锁相源，导致产品体积的浪费和功耗的增加。
发明内容
本发明所要解决的技术问题是提供一种低谐波锁相源电路,采用多通道多路射频信号输出的方式，能满足不同功能需求的信号输出，且具有成本低、集成化、体积小、功耗低的特性,实现了低杂散和低谐波的技术要求。
本发明解决上述技术问题的技术方案如下：
一种低谐波锁相源电路，包括控制单元、同步晶振单元，以及与所述控制单元和同步晶振单元均连接的第一通道频率综合单元、第二通道频率综合单元和第三通道频率综合单元，所述第一通道频率综合单元包括两个输出端口，输出两路不同的射频信号；所述第二通道频率综合单元包括一个输出端口，输出一路多普勒信号；所述第三通道频率综合单元包括两个输出端口，输出两路相同的射频信号。
本发明的有益效果是：本发明由于集成了第一通道频率综合单元、第二通道频率综合单元和第三通道频率综合单元，输出五路信号，因此适用范围更广，相对于单一的频率输出电路，占用体积小；第二通道频率综合单元采用多普勒频移技术，步进可达10Hz，从而使得信号传输速度更快，且也能实现低杂散、低谐波，可运用于飞机、车载、雷达等通信领域，并可扩展至宽带频综领域。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述控制单元包括CPLD芯片，以及与所述CPLD芯片均连接的第一ARM芯片、第二ARM芯片和第三ARM芯片。
采用上述进一步方案的有益效果是：通过CPLD作为中间协议解析模块来进行协议解析，将解析后的数据信息通过串口进入到外设ARM中，再通过ARM来控制各个通道，进而得到想要的输出信号。
进一步，所述第一通道频率综合单元包括依次连接的第一锁相环路、第一选择开关、第一分频器、第一衰减器、第一放大器、第二选择开关、第二放大器、第一带通滤波器、第三选择开关、第四选择开关和第五选择开关，所述第二选择开关和第三选择开关的另一端依次连接第三放大器和第二带通滤波器，所述第一选择开关和第四选择开关的另一端依次连接第二衰减器、第四放大器和第三带通滤波器，所述第五选择开关输出两路信号，其中一路信号直接输出，另一路信号通过第三衰减器输出。
采用上述进一步方案的有益效果是：第一通道频率综合单元将接收到同步晶振单元输出的X0MHz参考信号，经过锁相环路后对输出信号进行开关选择通路，一路信号会进行分频处理，为满足低杂散指标，分频后的信号会再次由开关进行通路选择，用不同滤波器进行滤波；另一路信号直接进行衰减、放大、滤波，最后再次由开关进行通路选择，输出功率大小不同的两路射频信号。
进一步，所述第二通道频率综合单元包括依次连接的DDS、第二锁相环路、第六选择开关、第二分频器、第四衰减器、第五放大器、第七选择开关、第六放大器、第四带通滤波器、第八选择开关、第九选择开关，所述第七选择开关和第八选择开关的另一端依次连接第七放大器和第五带通滤波器，所述第六选择开关和第九选择开关的另一端依次连接第五衰减器、第八放大器和第六带通滤波器，第九选择开关输出一路信号。
采用上述进一步方案的有益效果是：第二通道频率综合单元将接收到同步晶振单元输出的X0MHz参考信号，经过DDS、锁相环路后对输出信号进行开关选择通路，一路信号会进行分频处理，为满足低杂散指标，分频后的信号会再次由开关进行通路选择，用不同滤波器进行滤波；另一路信号直接进行衰减、放大、滤波，最后再次由开关进行通路选择，输出功率多普勒信号。
进一步，所述DDS输出信号为杂散≤-100dBc的频段。
采用上述进一步方案的有益效果是：由于采用DDS输出频率作为锁相环参考，但由于DDS输出时，在部分频率范围内有固定杂散信号，为了满足产品最终的低杂散要求，选取了DDS输出信号中杂散≤-100dBc的频段，从而实现了通道输出X.XGHz～X.XGHz杂散≤-65dBc，达到低杂散的技术效果。
进一步，所述第三通道频率综合单元包括依次连接的锁相环芯片、第六衰减器和功分器；所述功分器一输出端依次连接第七衰减器、第九放大器和第七带通滤波器，另一输出端依次连接第八衰减器、第十放大器和第八带通滤波器。
采用上述进一步方案的有益效果是：第三通道频率综合单元将接收到同步晶振单元输出的X0MHz参考信号，经过锁相环路后对输出信号进行开关选择通路，分别经过衰减、放大、滤波后，输出功率大小相同的两路射频信号。
进一步，所述第一锁相环路或第二锁相环路均包括依次连接的锁相环芯片、第十一放大器、压控振荡器和带通滤波器，所述锁相环芯片和带通滤波器之间还连接有反馈电路，所述反馈电路包括相连接的衰减器和第十二放大器。
附图说明
图1为本发明系统结构图；
图2为本发明第一通道频率综合单元原理图；
图3为本发明第二通道频率综合单元原理图；
图4为本发明第三通道频率综合单元原理图；
图5为本发明控制单元结构图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，一种低谐波锁相源电路，包括控制单元、同步晶振单元，以及与所述控制单元和同步晶振单元均连接的第一通道频率综合单元、第二通道频率综合单元和第三通道频率综合单元，所述第一通道频率综合单元包括两个输出端口，输出两路不同的射频信号；所述第二通道频率综合单元包括一个输出端口，输出一路多普勒信号；所述第三通道频率综合单元包括两个输出端口，输出两路相同的射频信号。
如图2所示，所述第一通道频率综合单元包括依次连接的第一锁相环路、第一选择开关、第一分频器、第一衰减器、第一放大器、第二选择开关、第二放大器、第一带通滤波器、第三选择开关、第四选择开关和第五选择开关，所述第二选择开关和第三选择开关之间还连接有相连接的第三放大器和第二带通滤波器，所述第一选择开关和第四选择开关之间依次连接第二衰减器、第四放大器和第三带通滤波器，第五选择开关输出两路信号，其中一路信号直接输出，另一路信号通过第三衰减器输出。第一通道频率综合单元将接收到同步单元输出的X0MHz参考信号，进入第一锁相环路，并有控制单元输入对应控制码，使锁相环路输出对应的射频信号；经过第一锁相环路后对输出信号通过第一选择开关进行开关选择通路，一路信号通过第一分频器进行分频处理，为满足低杂散指标，分频后的信号会再次由第二选择开关进行通路选择，用不同滤波器进行滤波；另一路信号直接进行衰减、放大、滤波，最后再次由第四选择开关进行通路选择，以便实现不同频段信号的滤波满足低杂散的、低谐波的要求；最终由第五选择开关选择是衰减输出射频信号还是正常输出射频信号，输出功率大小不同的两路射频信号。
如图3所示，所述第二通道频率综合单元包括依次连接的DDS、第二锁相环路、第六选择开关、第二分频器、第四衰减器、第五放大器、第七选择开关、第六放大器、第四带通滤波器、第八选择开关、第九选择开关，所述第七选择开关和第八选择开关之间还连接有相连接的第七放大器和第五带通滤波器，所述第六选择开关和第九选择开关之间依次连接第五衰减器、第八放大器和第六带通滤波器，第九选择开关输出一路信号。采用DDS和第二锁相环路组合模式来满足输出频率的要求，可实现大小步进输出。同时系统的杂散主要由DDS输出杂散，由于DDS为窄带输出，杂散水平约为-118dBc，远端杂散被声表滤波器TA1539抑制，近端杂散100kHz以外部环路滤波器抑制，因而对环路造成的影响可忽略，很好的保证了杂散抑制。第二通道频率综合单元为实现多普勒频移，故采用DDS输出频率作为锁相环参考，但由于DDS输出时，在部分频率范围内有固定杂散信号，而为了满足产品最终的低杂散要求，我们选取了DDS输出信号中杂散≤-100dBc的频段，从而实现了通道输出X.XGHz～X.XGHz杂散≤-65dBc(技术指标要求≤-55dBc)。
所述第一通道频率综合单元和第二通道频率综合单元输出频率为X.XGHz～X.XGHz，但其中X.XGHz～X.XGHz的谐波信号落在X.XGHz～X.XGHz范围内，为了满足最终的低谐波要求，采取将X.XGHz～X.XGHz输出信号分段滤波的方法，最终实现输出X.XGHz～X.XGHz谐波≤-50dBc(技术指标要求≤-40dBc)
如图4所示，所述第三通道频率综合单元包括依次连接的锁相环芯片、第六衰减器和功分器，所述功分器一输出端依次连接第七衰减器、第九放大器和第七带通滤波器，另一输出端依次连接第八衰减器、第十放大器和第八带通滤波器。
如图2、图3所示，所述第一锁相环路或第二锁相环路均包括依次连接的锁相环芯片、第十一放大器、压控振荡器和带通滤波器，所述锁相环芯片和带通滤波器之间还连接有衰减器和第十二放大器。
如图5所示，所述控制单元包括CPLD芯片，以及与所述CPLD芯片均连接的第一ARM芯片、第二ARM芯片和第三ARM芯片。低谐波电路是基于CPLD与ARM硬件平台进行开发的，通过CPLD作为中间协议解析模块来进行协议解析并下发命令给其他单片机，再通过ARM来控制各个通道，得到想要的输出信号。其中，CPLD的功能可分为读写功能和协议解析的功能。具体是CPLD通过SPI接口读取用户接口的信息并将该信息进行解析，将解析后的数据信息通过串口进入到外设ARM中；写入的过程其实是针对用户接口而言的，即通过SPI接口与用户接口进行数据通信的。
低谐波锁相源电路的初始化过程为：
a)低谐波系统上电后，控制系统开始初始化。初始化完成后延时100ms，并进行步骤b操作；
b)第一通道进行初始化，初始化后检测锁定指示信号。如果第一通道锁定，则进行步骤c操作。如果第一通道没有锁定，则重新进行步骤b操作；
c)第二通道进行初始化，初始化后检测锁定指示信号。如果第二通道锁定，则进行步骤d操作。如果第二通道没有锁定，则重新进行步骤c操作；
d)第三通道进行初始化，初始化后检测锁定指示信号。如果第三通道锁定，则进行步骤e操作，如果第三通道没有锁定，则重新进行步骤d操作；
e)检测是否有外部数据。如果有外部数据，则进行步骤f操作。如果没有外部数据，则重新进行步骤e操作；
f)检测外部数据是否是第一通道数据。如果是第一通道数据，则进行步骤g操作。如果不是第一通道数据，则进行步骤h操作；
g)对第一通道进行赋值处理，从第一通道输出响应，并进行步骤l操作；
h)检测外部数据是否是第二通道数据。如果是第二通道数据，进行步骤i操作。如果是第二通道数据，则进行步骤j操作；
i)对第二通道进行赋值处理，从第二通道输出响应，并进行步骤l操作
j)检测外部数据是否是第三通道数据。如果是第三通道数据，进行步骤k操作。如果是第三通道数据，则进行步骤l操作；
k)对第三通道进行赋值处理，从第三通道输出响应，并进行步骤l操作；
l)检测内部数据是否正常。如果内部数据是正常，则继续输出响应。如果内部数据不正常，则跳回步骤e操作。
本发明的低谐波锁相源在进行线路、结构设计时，考虑了包括温度适应性设计、三防设计、耐振设计等措施，具有很强的环境适应性。
本发明的低谐波锁相源外接连接器均采用行业内常用的、标准的接头，方便测试设备接入；通过控制接口J30J-25ZK对低谐波锁相源进行通讯自检和基本的功能自检，通过锁相源反馈控制信号，初步判断锁相环工作状态(锁定或失锁)，并报警输出；通过脱机测试(外接频谱仪)对低谐波锁相源输出功率、频谱、驻波等电参数进行测试；模块内部设有测试点，方便模块返厂维修用，极具测试性。
本发明的低谐波锁相源为模块化产品，采用可插拔连接器，可快速拆卸、更换；内部电路采用两面布板设计(无重叠结构)，模块化电路单元通过高温电缆级联(预留间隙合理，手工焊接工具可达)，具备生产、维修活动中的可装卸性和可达性；模块安装孔位、连接器选用差别化，具备防差错能力；板卡、接线端口进行文字丝印，可快速装卸，极具维修性。
本发明选用采用多通道多路射频信号输出的方式，满足不同功能需求的信号输出，使系统具有低成本、集成化、小型化的特性。不同的通道使用不同的信号产生方法，且不同通道的放大器使能控制信号不一致。只有当选用需要的通道，该通道放大器才会使能，大大降低了发明产品功耗。每个通道使用开关对不同频段的信号使用不同的滤波器滤波，使系统实现低杂散、低谐波。其中第二通道采用DDS+PLL的方式产生信号，DDS选用杂散最低的频段用于PLL，系统不仅步进可达10Hz，而且也能实现低杂散、低谐波。这些优点使本发明可运用于涉及飞机、车载、雷达等通信领域，并可扩展至宽带频综领域。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种低谐波锁相源电路，其特征在于，包括控制单元、同步晶振单元，以及与所述控制单元和同步晶振单元均连接的第一通道频率综合单元、第二通道频率综合单元和第三通道频率综合单元，所述第一通道频率综合单元包括两个输出端口，输出两路不同的射频信号；所述第二通道频率综合单元包括一个输出端口，输出一路多普勒信号；所述第三通道频率综合单元包括两个输出端口，输出两路相同的射频信号。
2.根据权利要求1所述低谐波锁相源电路，其特征在于，所述控制单元包括CPLD芯片，以及与所述CPLD芯片均连接的第一ARM芯片、第二ARM芯片和第三ARM芯片。
3.根据权利要求1所述低谐波锁相源电路，其特征在于，所述第一通道频率综合单元包括依次连接的第一锁相环路、第一选择开关、第一分频器、第一衰减器、第一放大器、第二选择开关、第二放大器、第一带通滤波器、第三选择开关、第四选择开关和第五选择开关，所述第二选择开关和第三选择开关的另一端依次连接第三放大器和第二带通滤波器，所述第一选择开关和第四选择开关的另一端依次连接第二衰减器、第四放大器和第三带通滤波器，所述第五选择开关输出两路信号，其中一路信号直接输出，另一路信号通过第三衰减器输出。
4.根据权利要求1所述低谐波锁相源电路，其特征在于，所述第二通道频率综合单元包括依次连接的DDS、第二锁相环路、第六选择开关、第二分频器、第四衰减器、第五放大器、第七选择开关、第六放大器、第四带通滤波器、第八选择开关、第九选择开关，所述第七选择开关和第八选择开关的另一端依次连接第七放大器和第五带通滤波器，所述第六选择开关和第九选择开关的另一端依次连接第五衰减器、第八放大器和第六带通滤波器，第九选择开关输出一路信号。
5.根据权利要求4所述低谐波锁相源电路，其特征在于，所述DDS输出信号为杂散≤-100dBc的频段。
6.根据权利要求1所述低谐波锁相源电路，其特征在于，所述第三通道频率综合单元包括依次连接的锁相环芯片、第六衰减器和功分器；所述功分器一输出端依次连接第七衰减器、第九放大器和第七带通滤波器，另一输出端依次连接第八衰减器、第十放大器和第八带通滤波器。
7.根据权利要求3或4所述低谐波锁相源电路，其特征在于，所述第一锁相环路或第二锁相环路均包括依次连接的锁相环芯片、第十一放大器、压控振荡器和带通滤波器，所述锁相环芯片和带通滤波器之间还连接有反馈电路，所述反馈电路包括相连接的衰减器和第十二放大器。
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