CN208739123U - 一种短波预后选器内部自检系统 - Google Patents

Abstract

本实用新型涉及一种短波预后选器内部自检系统，包括FPGA控制电路及与所述FPGA控制电路电连接的预/后选器滤波电路；所述FPGA控制电路通过控制接口与外置短波电台主控制单元电连接；其特征在于：所述自检系统还包括与所述FPGA控制电路电连接的自检信号整形电路、转换电路及自检信号测试电路。本实用新型短波预/后选器内部自检系统结构设计简单、合理，体积小、成本低、速度快，可靠性高，跳频速度快，功耗低，噪声小，频率选择性好，工作稳定可靠，能有效提高短波电台的技术指标和电磁兼容能力。

Description

一种短波预后选器内部自检系统

技术领域

本实用新型属于现代短波通讯系统中自动控制、质量检测、隔离技术、跳频和扩频技术领域，尤其涉及一种短波预/后选器内部自检系统。

背景技术

当今电磁信号日益密集、复杂，对通信对抗设备的反干扰能力要求越来越高。短波跳频电台作为新一代的通信对抗设备，具有较强的抗干扰、抗截获能力，使其在现代的电子战中显示出巨大的优越性。短波预/后选器就是针对新一代通信对抗设备研制的关键件。其中：预选器置于电台接收机前端，滤除工作频带以外的无用信号，提高其信噪比；后选器置于发信机功率放大器前端，滤除工作频带以外的谐波，减小其辐射干扰。所述短波预/后选器的重要组成部分是数字调谐跳频滤波器。而所述数字调谐跳频滤波器中含有136个谐振电路，组成了750个滤波器通道，各通道滤波器的好坏直接关系到通信的质量，在产品设计中增加自检电路，能够及时发现问题、排除故障。因此，具有十分重要的意义。

一直以来，对滤波器的测试主要依赖于矢量网络分析仪。利用矢量网络分析仪可精确测试出滤波器的各项技术指标，但其价格昂贵、体积巨大，携带很不方便，特别是需要将滤波器从链路中断开测量，不能用于对滤波器进行实时的故障检测。

实用新型内容

针对上述背景技术中的问题，本实用新型提出了一种结构设计简单、合理，具有实时故障检测能力，体积小、成本低、速度快，抗干扰能力强，能有效实现对预/后选器各通道性能的快速检验与准确分析，对于及时锁定故障通道具有重要意义的短波预后选器内部自检系统。

本实用新型的技术方案如下：

上述的短波预后选器内部自检系统，包括FPGA控制电路及与所述FPGA控制电路电连接的预/后选器滤波电路；所述FPGA控制电路通过控制接口与外置短波电台主控制单元电连接；所述自检系统还包括与所述FPGA控制电路电连接的自检信号整形电路、转换电路及自检信号测试电路；

所述自检信号整形电路包括降压电路、射随器和Π型网络；所述降压电路的输入端电连接所述FPGA控制电路的输出端，所述降压电路的输出端电连接所述射随器的输入端；所述射随器的输出端电连接所述Π型网络的输入端，所述Π型网络的输出端电连接所述转换电路；

所述转换电路包括结构相同的第一转换电路和第二转换电路；所述第一转换电路和第二转换电路均电连接所述FPGA控制电路；所述第一转换电路还分别电连接所述Π型网络的输出端、预选器的射频输入端及所述预/后选器滤波电路的输入端；所述第二转换电路还分别电连接所述预/后选器滤波电路的输出端、预选器的射频输出端及所述自检信号测试电路；

所述自检信号测试电路包括RF对数检波器和电压比较器；所述RF对数检波器的输入端电连接所述第二转换电路，所述RF对数检波器的输出端电连接所述电压比较器的输入端；所述电压比较器的输出端电连接所述FPGA控制电路。

所述短波预后选器内部自检系统，其中：所述FPGA控制电路接收由所述短波电台主控制单元发送的串行数据指令并转换成13位并行控制码指令，分别由10位频率控制码来控制所述预/后选器滤波电路，由3位控制码来控制预/后选器自检功能、预选器和后选器间的转换，以实现对不同频率点载波信号的传输并迅速对有用信号的载波频率进行切换，实现自检功能；所述FPGA控制电路为XC3S200A电路，其接收到控制装置的串行控制命令后，将串行数据指令转换成13位并行码P0～P9、K1～K3，其中P0～P9为频率控制码，K1～K3为收发和自检控制码。

所述短波预后选器内部自检系统，其中：所述第一转换电路和第二转换电路由所述FPGA控制电路的控制端K2、K3控制；所述第一转换电路通过8号引脚电连接所述Π型网络的输出端，通过5号引脚电连接预选器的射频输入端，通过2号引脚电连接所述FPGA控制电路的控制端K2，通过4号引脚电连接所述FPGA控制电路的控制端K3，通过3号引脚电连接所述预/后选器滤波电路的输入端；所述第二转换电路通过3号引脚电连接所述预/后选器滤波电路的输出端，通过5号引脚电连接预选器的射频输出端，通过2号引脚电连接所述FPGA控制电路的控制端K2，通过4号引脚电连接所述FPGA控制电路的控制端K3，通过8号引脚电连接所述RF对数检波器的输入端。

所述短波预后选器内部自检系统，其中：所述预/后选器滤波电路由所述FPGA控制电路的控制码P0～P9、K1控制；所述FPGA控制电路通过K1控制端控制所述预/后选器滤波电路的预选器收通道和后选器发通道的选择，即当所述FPGA控制电路的控制端K1为高电平时，预选器滤波电路接通，当所述FPGA控制电路的控制端K1为低电平时，后选器滤波电路接通。

所述短波预后选器内部自检系统，其中：所述预/后选器滤波电路包括数字调谐跳频滤波器、第一收发转换电路、第二收发转换电路和放大电路；预选器和后选器共用所述数字调谐跳频滤波器；所述数字调谐跳频滤波器的跳频速度≤1000μs，自检测试时间大约1.2s，其信号输入端连接所述第一收发转换电路的输出端；所述数字调谐跳频滤波器的信号输出端连接所述第二收发转换电路的输入端；所述第二收发转换电路的输出端连接所述第二转换电路的3号引脚，所述第一收发转换电路的输入端连接所述放大电路的输出端，所述放大电路的输入端连接所述第一转换电路的3号引脚。

所述短波预后选器内部自检系统，其中：所述第一收发转换电路和第二收发转换电路均为SPDT射频开关；所述数字调谐跳频滤波器包含有136个谐振电路，组成了750个滤波器。

所述短波预后选器内部自检系统，其中：所述RF对数检波器的输入端电连接所述第二转换电路的8号引脚；所述电压比较器的输出端电连接所述FPGA控制电路的控制端K4；所述RF对数检波器由检波器AD8318、电容C1～C2和电阻R1～R3连接组成，所述电压比较器由运算放大器MAX4122、电容C3及电阻R4～R6连接组成，所述电阻R5为可调电阻；所述电容C1一端连接所述第二转换电路的8号引脚，另一端连接所述检波器AD8318的引脚INHI；所述电容C2一端连接所述电阻R1并通过所述电阻R1连接所述第二转换电路的8号引脚，所述电容C2另一端连接所述检波器AD8318的引脚INLO；所述电阻R2一端连接所述检波器AD8318的引脚VSET，另一端连接所述电阻R3并通过所述电阻R3连接所述运算放大器MAX4122的反相输入端；所述检波器AD8318的引脚VOUT连接于所述电阻R2与电阻R3的连接点；所述电容C3一端接地，另一端连接所述运算放大器MAX4122的反相输入端；所述电阻R4一端连接电源+VCC，另一端连接所述电阻R5并通过所述电阻R5接地；所述运算放大器MAX4122的正相输入端连接于所述电阻R4与电阻R5的连接点；所述电阻R6一端连接所述运算放大器MAX4122的输出端，另一端连接所述FPGA控制电路的控制端K4。

所述短波预后选器内部自检系统，其中：所述第一转换电路和第二转换电路均采用SPDT射频开关。

所述短波预后选器内部自检系统，其中：所示自检系统与短波预/后选器安装为一体并一起装在金属导热材料的壳体内。

有益效果：

本实用新型短波预后选器内部自检系统结构设计简单、合理，体积小、成本低、速度快，可靠性高，频率选择性好，工作稳定可靠，能有效提高短波电台的技术指标和电磁兼容能力；跳频速度快，即采用数字调谐跳频滤波器，跳频速度≤1000μs，自检测试时间大约1.2s；功耗低，三个波段跳频滤波器不同时供电，即：选通工作时供电，可降低产品功耗和减小各波段之间信号干扰；噪声小，利用FPGA控制电路的系统时钟，硬件简单，没有晶体振荡器电路，对预/后选器底部噪声影响小。

本实用新型基于XC3S200A电路和检波器AD8318等技术搭建的自检电路；首先由FPGA控制电路的FPGA PLL模块产生能覆盖所有谐振电路的频率组作为自检信号，然后将通过预/后选器的自检信号送入RF对数检波器检验其增益是否达标；实验结果表明，本实用新型能有效实现对预/后选器各通道性能的快速检验与准确分析，对于及时锁定故障通道具有重要意义。

本实用新型能够准确对预/后选器各通道性能进行快速自检，对于其它滤波器类器件的插入损耗或者增益的测量同样适用，在生产中利用计算机和软件实现对预/后选器性能的测试，因此，具有很强的实用价值；本实用新型的转换电路采用高隔离度SPDT开关、射频信号切换设计技巧等多项技术，使得泄漏到其它通道的微弱载波到地，提高了信道间的隔离度，可以达到60dB以上。

本实用新型根据外置短波电台主控制单元发送串行数据指令给FPGA控制电路，FPGA控制电路转换成13位并行码指令，分别由10位频率控制码控制750个射频滤波电路、由3位控制码控制收发及自检射频通道转换，一是实现对不同频率点载波信号的传输，并迅速对有用信号的载波频率进行切换，提高了短波电台抗干扰能力；二是实现自检测功能，具有实时故障检测能力。

本实用新型与原短波预/后选器安装为一体且一起装在金属导热材料的壳体内，与原短波预/后选器一样具有良好的接地和导热性能，以及有效减小内部电子元件之间的电磁干扰的能力。

附图说明

图1为本实用新型短波预后选器内部自检系统的自检方案示意图；

图2为本实用新型短波预后选器内部自检系统的自检电路原理方框图；

图3为本实用新型短波预后选器内部自检系统的预/后选器滤波电路的原理方框图；

图4为本实用新型短波预后选器内部自检系统的自检信号测试电路的电路图。

具体实施方式

如图1至4所示，本实用新型短波预后选器内部自检系统，与原短波预/后选器安装为一体且装在金属导热材料的壳体内；本实用新型短波预后选器内部自检系统包括FPGA控制电路1、自检信号整形电路2、转换电路3、预/后选器滤波电路4和自检信号测试电路5。

该FPGA控制电路1通过控制接口与外置短波电台主控制单元电连接，该FPGA控制电路1还分别与自检信号整形电路2、转换电路3、预选器滤波电路4和自检信号测试电路5电连接。

该FPGA控制电路1用于接收、发送数据指令和产生自检用的时钟，即：①FPGA控制电路1中的FPGA PLL模块产生能覆盖所有谐振电路的时钟信号组作为自检信号；②接受自检结果并回送电台主控制单元；③根据短波电台主控制单元发送的串行数据指令，输出由高低电平组成的并行控制码，控制预/后选器或自检工作、或预选器工作、或后选器工作，并回送数据指令。该FPGA控制电路1中的FPGA PLL模块依次产生包含所有谐振电路的自检时钟信号，并由FPGA控制电路1接收自检结果，最后送回电台主控制单元。该FPGA PLL模块产生的自检时钟信号组，要覆盖产品中每个元器件，以保证所有谐振电路至少处于工作状态1次。

该FPGA控制电路1接收由短波电台主控制单元发送的串行数据指令并转换成13位并行控制码指令，分别由10位频率控制码来控制预/后选器滤波电路4，由3位控制码来控制预后选器自检功能(控制码是K1、K2和K3，根据指令决定预/后选器是在自检工作状态、预选器工作状态、还是后选器工作状态，一个状态工作，另两个状态不工作)、预选器和后选器间的转换，以实现对不同频率点载波信号的传输并迅速对有用信号的载波频率进行切换，以及实现自检功能，既提高了短波电台抗干扰能力，又具有实时故障检测能力。该FPGA控制电路1为XC3S200A电路，接收到电台主控制单元的串行控制命令后，将串行数据指令转换成13位并行码P0～P9、K1～K3，其中P0～P9为频率控制码，K1～K3为收发和自检控制码。

该FPGA控制电路1的自检、收发控制码的控制关系见下表1：

该FPGA控制电路1通过K1控制端控制预/后选器滤波电路4的收(预选器)通道和发(后选器)通道的选择。

该自检信号整形电路2包括降压电路21、射随器22和Π型网络23；其中，该降压电路21的输入端电连接FPGA控制电路1中的FPGA PLL模块输出端，该降压电路21的输出端电连接射随器22的输入端；该射随器22的输出端电连接Π型网络23的输入端，该Π型网络23的输出端电连接转换电路3。

该转换电路3采用具有高隔离度的SPDT射频开关，其包括结构相同的第一转换电路31和第二转换电路32；该第一转换电路31和第二转换电路32均电连接该FPGA控制电路1并由该FPGA控制电路1的控制端K2、K3控制。该第一转换电路31通过8号引脚电连接该自检信号整形电路2的Π型网络23的输出端，通过5号引脚电连接预选器的射频输入端，通过2号引脚和4号引脚电连接该FPGA控制电路1，通过3号引脚电连接该预/后选器滤波电路4的输入端。该第二转换电路32通过3号引脚电连接该预/后选器滤波电路4的输出端，通过5号引脚电连接预选器的射频输出端，通过2号引脚和4号引脚电连接该FPGA控制电路1，通过8号引脚电连接自检信号测试电路5。该第一转换电路31和第二转换电路32包括三种工作方式：①在该FPGA控制电路1的控制端K1为高电平，该FPGA控制电路1的控制端K2和K3均为低电平时，本实用新型短波预/后选器内部自检系统工作，预选器滤波通道处于导通状态，但预选器入出端口断开并接地，使泄漏到预选器入出端口的微弱信号到地，以提高信道间隔离度指标；②在该FPGA控制电路1的控制端K1和K2均为高电平，该FPGA控制电路1的控制端K3为低电平时，预选器电路工作，且自检入出端口断开并接地，使泄漏到自检入出端口的微弱信号到地，以提高信道间隔离度指标；③在该FPGA控制电路1的控制端K1为低电平，该FPGA控制电路1的控制端K2和K3为高电平时，预选器和自检的入出端口均断开并接地，使泄漏到预选器和自检的入出端口的微弱信号均到地，以提高信道间隔离度指标。

如图3所示，该预/后选器滤波电路4包括数字调谐跳频滤波器41、第一收发转换电路42、第二收发转换电路43和放大电路44；该数字调谐跳频滤波器41的跳频速度≤1000μs，自检测试时间大约1.2s，其信号输入端连接第一收发转换电路42的输出端，该数字调谐跳频滤波器41的信号输出端连接第二收发转换电路43的输入端，该第二收发转换电路43的输出端连接转换电路3的第二转换电路32的3号引脚，该第一收发转换电路42的输入端连接放大电路44的输出端，该放大电路44的输入端连接转换电路3的第一转换电路31的3号引脚。

其中，预选器和后选器的滤波电路为共用，即预选器和后选器共用数字调谐跳频滤波器41，第一收发转换电路42和第二收发转换电路43均为SPDT(指单刀双掷)射频开关，检测了预选器滤波电路相当于后选器滤波电路也检测到，因此带自检的短波预/后选器中后选器滤波电路在此不详细陈述；该数字调谐跳频滤波器41包含有136个谐振电路，组成了750个滤波器。该预/后选器滤波电路4由该FPGA控制电路1的控制码P0～P9、K1控制，其中，当FPGA控制电路1的控制端K1为高电平时，预选器滤波电路接通；当FPGA控制电路1的控制端K1为低电平时，后选器滤波电路接通。

该数字调谐跳频滤波器41控制原理，P8和P9为波段选择控制码，短波预/后选器工作频率范围为1.6MHz至30MHz，分三个波段；地址P0～P7为8位并行二进制码，即：波段内调谐控制码；全0对应本波段最低端频率，FAH对应本波段最高端频率；波段内地址码计算：

f₀：待调谐中心频率；

f_low：本频率段最低端频率；

f_high：本频率段最高端频率。

由此分析计算出能覆盖所有谐振电路的频率组，得到最小公倍数，选择适当的基频，即FPGA外部时钟晶振频率；再根据FPGA PLL模块整数倍频、偶数分频的特点，推算出所有自检频率。

其中，产生自检频率信号的方法是利用FPGA控制电路1的系统时钟，该方法的优点是硬件简单，没有晶体振荡器电路，对预/后选器底部噪声影响小。

该自检信号测试电路5用于将射频信号转换成FPGA控制电路1可识别的数字信号，其包括RF对数检波器51和电压比较器52。其中，该RF对数检波器51的输入端电连接该转换电路3的第二转换电路32的8号引脚，输出端电连接电压比较器52的输入端；该电压比较器52的输出端电连接该FPGA控制电路1的控制端K4。

如图4所示，该RF对数检波器51由检波器AD8318、电容C1～C2和电阻R1～R3连接组成，该电压比较器52由运算放大器MAX4122、电容C3及电阻R4～R6连接组成，该电阻R5为可调电阻。该电容C1一端(经过预/后选器滤波电路4的RF自检信号输入)连接该转换电路3的第二转换电路32的8号引脚，另一端连接检波器AD8318的引脚INHI；该电容C2一端连接电阻R1并通过电阻R1连接(经过预/后选器滤波电路4的RF自检信号输入)该转换电路3的第二转换电路32的8号引脚，另一端连接检波器AD8318的引脚INLO；该电阻R2一端连接检波器AD8318的引脚VSET，另一端连接电阻R3并通过电阻R3连接电压比较器52的运算放大器MAX4122的反相输入端(自检信号输出)；该检波器AD8318的引脚VOUT连接于该电阻R2与电阻R3的连接点；该电容C3一端接地，另一端连接运算放大器MAX4122的反相输入端；该电阻R4一端连接电源+VCC，另一端连接电阻R5并通过电阻R5接地；该运算放大器MAX4122的正相输入端连接于该电阻R4与电阻R5的连接点；该电阻R6一端连接运算放大器MAX4122的输出端，另一端(自检电压输出)连接该FPGA控制电路1的控制端K4。

该电压比较器52参考电压固定，但可根据实际情况调整；该RF对数检波器51将RF自检输入信号精确的转换为相应的dB标度输出电压，再将该电压送到电压比较器52与固定参考电压进行比较，通过两输入端电压的大小比较，输出一个直流电压，只有当输出的直流电压为高电平时，预/后选器工作正常，否则预/后选器存在故障。

其中，本实用新型短波预后选器内部自检系统的自动测试主要通过FPGA编程来实现，具体测试流程为：该FPGA控制电路1的FPGA PLL模块产生第一个自检时钟信号，经信号整形电路，通过预/后选器滤波电路4，RF对数检波器51和电压比较器52，将第一个检测结果送回FPGA控制电路1，完成第一个频率信号检测；之后，FPGA控制电路1再送出第二个自检时钟信号，检测结果再送回FPGA控制电路1，完成第二个检测，依次类推，至完成预置好的所有频率信号检测，最后将检测结果送电台主控单元处理，并在电台主控单元的电台显示面板上显示结果；FPGA控制电路1可以通过所发送频率和接收到的报故电平信号，给短波电台报出具体在哪一个频率或某频率段或其它电路故障。

同时，本实用新型短波预后选器内部自检系统在自检工作模式下，由该FPGA控制电路1的FPGA PLL模块产生能覆盖所有谐振电路的时钟信号，依次经整形电路后通过预/后选器滤波电路4，然后送入RF对数检波器51，将射频信号(增益)转换成电压值，再经过电压比较器52输出一个直流电压高电平(表示工作正常)或低电平(表示工作不正常)，这个输出结果直接送回FPGA控制电路1，FPGA控制电路1再回送至电台主控制单元，电台主控制单元根据所送自检信号和自检测试回送结果，判定预/后选器是否存在故障，以及故障频率范围并在电台显示面板显示窗口显示结果；在预选器或后选器工作模式下，短波电台中载波频率经过预/后选器滤波电路4使无用信号抑制，有用信号传输，并能迅速对有用信号的载波频率进行切换；电台主控制单元根据FPGA控制电路1回送的数据指令，判定预/后选器是接收正常还是接收错误，至此完成一个完全的调制解调器控制握手过程。

本实用新型短波预后选器内部自检系统的自检测的工作过程为：

该FPGA控制电路1中的FPGA PLL模块输出端连接降压电路21输入端，该降压电路21输出端接射随器22的输入端，射随器22的输出端接Π型网络23的输入端，该Π型网络23的输出端接第一转换电路31的8号引脚，第一转换电路31的3号引脚连接预/后选器滤波电路4的输入端，该预/后选器滤波电路4的输出端连接第二转换电路32的3号引脚，第二转换电路32的8号引脚连接RF对数检波器51的输入端，RF对数检波器51的输出端连接电压比较器52的输入端，该电压比较器52的输出端接该FPGA控制电路1的控制端K4，至此完成一个自检信号的输出和测试工作。之后，FPGA控制电路1中的FPGA PLL模块再送出第二个自检时钟信号，检测结果再送回FPGA电路，完成第二个自检信号检测，依次类推，至完成预置好的所有频率信号检测，最后将检测结果送电台主控单元处理，在电台主控单元的电台显示面板上显示结果，至此完成整个自检测工作。本实用新型短波预/后选器内部自检系统在开机后先进行自检，自检测试时间大约需要1.2s。

本实用新型短波预后选器内部自检系统与原短波预/后选器为一体化设计，装在金属导热材料的壳体内，与原短波预/后选器一样具有良好的接地和导热性能，以及有效减小内部电子元件之间的电磁干扰的能力。

其中，按照短波电台的电路划分，短波预/后选器的电路和电台主控电路是短波电台中的两个电路单元，电台主控电路和短波预/后选器不在一个单元里，所以不编号。

本实用新型短波预后选器内部自检系统结构设计简单、合理，体积小、成本低、速度快，能有效实现对预/后选器各通道性能的快速检验与准确分析，对于及时锁定故障通道具有重要意义，其中转换电路利用高隔离度的SPDT开关、射频信号切换设计技巧等多项技术，使得泄漏到其它通道的微弱载波到地，提高了信道间的隔离度，经过测试与使用，本实用新型可靠性高，跳频速度快，功耗低，噪声小，频率选择性好，工作稳定可靠，能有效提高短波电台的技术指标和电磁兼容能力。

Claims (9)

1.一种短波预后选器内部自检系统，包括FPGA控制电路及与所述FPGA控制电路电连接的预/后选器滤波电路；所述FPGA控制电路通过控制接口与外置短波电台主控制单元电连接；其特征在于：所述自检系统还包括与所述FPGA控制电路电连接的自检信号整形电路、转换电路及自检信号测试电路；

所述自检信号整形电路包括降压电路、射随器和Π型网络；所述降压电路的输入端电连接所述FPGA控制电路的输出端，所述降压电路的输出端电连接所述射随器的输入端；所述射随器的输出端电连接所述Π型网络的输入端，所述Π型网络的输出端电连接所述转换电路；

所述转换电路包括结构相同的第一转换电路和第二转换电路；所述第一转换电路和第二转换电路均电连接所述FPGA控制电路；所述第一转换电路还分别电连接所述Π型网络的输出端、预选器的射频输入端及所述预/后选器滤波电路的输入端；所述第二转换电路还分别电连接所述预/后选器滤波电路的输出端、预选器的射频输出端及所述自检信号测试电路；

所述自检信号测试电路包括RF对数检波器和电压比较器；所述RF对数检波器的输入端电连接所述第二转换电路，所述RF对数检波器的输出端电连接所述电压比较器的输入端；所述电压比较器的输出端电连接所述FPGA控制电路。

2.如权利要求1所述的短波预后选器内部自检系统，其特征在于：所述FPGA控制电路接收由所述短波电台主控制单元发送的串行数据指令并转换成13位并行控制码指令，分别由10位频率控制码来控制所述预/后选器滤波电路，由3位控制码来控制预/后选器自检功能、预选器和后选器间的转换，以实现对不同频率点载波信号的传输并迅速对有用信号的载波频率进行切换，实现自检功能；

所述FPGA控制电路为XC3S200A电路，其接收到控制装置的串行控制命令后，将串行数据指令转换成13位并行码P0～P9、K1～K3，其中P0～P9为频率控制码，K1～K3为收发和自检控制码。

3.如权利要求2所述的短波预后选器内部自检系统，其特征在于：所述第一转换电路和第二转换电路由所述FPGA控制电路的控制端K2、K3控制；

所述第一转换电路通过8号引脚电连接所述Π型网络的输出端，通过5号引脚电连接预选器的射频输入端，通过2号引脚电连接所述FPGA控制电路的控制端K2，通过4号引脚电连接所述FPGA控制电路的控制端K3，通过3号引脚电连接所述预/后选器滤波电路的输入端；

所述第二转换电路通过3号引脚电连接所述预/后选器滤波电路的输出端，通过5号引脚电连接预选器的射频输出端，通过2号引脚电连接所述FPGA控制电路的控制端K2，通过4号引脚电连接所述FPGA控制电路的控制端K3，通过8号引脚电连接所述RF对数检波器的输入端。

4.如权利要求2所述的短波预后选器内部自检系统，其特征在于：所述预/后选器滤波电路由所述FPGA控制电路的控制码P0～P9、K1控制；所述FPGA控制电路通过K1控制端控制所述预/后选器滤波电路的预选器收通道和后选器发通道的选择，即当所述FPGA控制电路的控制端K1为高电平时，预选器滤波电路接通，当所述FPGA控制电路的控制端K1为低电平时，后选器滤波电路接通。

5.如权利要求1或4所述的短波预后选器内部自检系统，其特征在于：所述预/后选器滤波电路包括数字调谐跳频滤波器、第一收发转换电路、第二收发转换电路和放大电路；预选器和后选器共用所述数字调谐跳频滤波器；所述数字调谐跳频滤波器的跳频速度≤1000μs，自检测试时间大约1.2s，其信号输入端连接所述第一收发转换电路的输出端；所述数字调谐跳频滤波器的信号输出端连接所述第二收发转换电路的输入端；所述第二收发转换电路的输出端连接所述第二转换电路的3号引脚，所述第一收发转换电路的输入端连接所述放大电路的输出端，所述放大电路的输入端连接所述第一转换电路的3号引脚。

6.如权利要求5所述的短波预后选器内部自检系统，其特征在于：所述第一收发转换电路和第二收发转换电路均为SPDT射频开关；所述数字调谐跳频滤波器包含有136个谐振电路，组成了750个滤波器。

7.如权利要求2所述的短波预后选器内部自检系统，其特征在于：所述RF对数检波器的输入端电连接所述第二转换电路的8号引脚；所述电压比较器的输出端电连接所述FPGA控制电路的控制端K4；

所述RF对数检波器由检波器AD8318、电容C1～C2和电阻R1～R3连接组成，所述电压比较器由运算放大器MAX4122、电容C3及电阻R4～R6连接组成，所述电阻R5为可调电阻；所述电容C1一端连接所述第二转换电路的8号引脚，另一端连接所述检波器AD8318的引脚INHI；所述电容C2一端连接所述电阻R1并通过所述电阻R1连接所述第二转换电路的8号引脚，所述电容C2另一端连接所述检波器AD8318的引脚INLO；所述电阻R2一端连接所述检波器AD8318的引脚VSET，另一端连接所述电阻R3并通过所述电阻R3连接所述运算放大器MAX4122的反相输入端；所述检波器AD8318的引脚VOUT连接于所述电阻R2与电阻R3的连接点；所述电容C3一端接地，另一端连接所述运算放大器MAX4122的反相输入端；所述电阻R4一端连接电源+VCC，另一端连接所述电阻R5并通过所述电阻R5接地；所述运算放大器MAX4122的正相输入端连接于所述电阻R4与电阻R5的连接点；所述电阻R6一端连接所述运算放大器MAX4122的输出端，另一端连接所述FPGA控制电路的控制端K4。

8.如权利要求1所述的短波预后选器内部自检系统，其特征在于：所述第一转换电路和第二转换电路均采用SPDT射频开关。

9.权利要求1所述的短波预后选器内部自检系统，其特征在于：所示自检系统与短波预/后选器安装为一体并一起装在金属导热材料的壳体内。