CN109600137B

CN109600137B - 基于量子系统锁频的装置

Info

Publication number: CN109600137B
Application number: CN201811521566.3A
Authority: CN
Inventors: 涂娟; 詹志明
Original assignee: Jianghan University
Current assignee: Jianghan University
Priority date: 2018-12-13
Filing date: 2018-12-13
Publication date: 2022-12-30
Anticipated expiration: 2038-12-13
Also published as: CN109600137A

Abstract

本发明提供一种基于量子系统锁频的装置，属于原子标频技术领域。包括DDS单元和微处理器，所述DDS单元包括MCLK引脚、FSELECT端、频率控制寄存器、PSEL0调节端和PSEL1调节端、FSYNC引脚、SCLK引脚和SDATA引脚，DDS单元通过所述MCLK引脚和外部时钟源连接；FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1；PSEL0调节端和所述PSEL1调节端都接地；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。本发明达到了能够避免晶振频率拉偏的技术效果。

Description

基于量子系统锁频的装置

技术领域

本发明属于原子标频技术领域，特别涉及一种基于量子系统锁频的装置。

背景技术

被动型铷原子的铷频标是一种被动型原子频率，利用的是基态超精细能级之间的跃迁，铷原子钟由铷量子部分和压控晶体振荡器组成。铷原子频标短期稳定度最高可达到10^-12量级，准确度为±5×10^-11，具有体积小、精度高的特点。

对于现有的基于量子系统锁频的技术而言，在一台实际的被动型铷原子频率中，C场在腔中的分布不可能是完全均匀的，那么原子谱线就会出现不对称的现象，尽管铷频标晶振的输出经倍频、综合后的频率精确等于理论计算的谱线的峰值频率，但由于实际谱线不对称。经过鉴频后量子部分的输出电压中就具有调频频率的基波分量，该基波分量是一个伪误差电压，通过相检波电路变成伪纠偏电医，把晶振频率拉偏。

综上所述，在现有的基于量子系统锁频的技术，存在着经过鉴频后量子部分的输出电压中所具有的调频频率的基波分量是一个伪误差电压，会使得晶振频率拉偏的技术问题。

发明内容

本发明所要解决的技术问题是在现有的基于量子系统锁频的技术，存在着经过鉴频后量子部分的输出电压中所具有的调频频率的基波分量是一个伪误差电压，会使得晶振频率拉偏的技术问题。

为解决上述技术问题，本发明提供了一种一种基于量子系统锁频的装置，所述基于量子系统锁频的装置包括DDS单元，所述DDS单元包括MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；FSELECT端，所述FSELECT端为键控调频信号输入端；频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。

进一步地，所述基于量子系统锁频的装置包括所述DDS单元采用AD9832。

进一步地，所述基于量子系统锁频的装置包括：若输出信号频率为5.3125MHz，则所述MCLK引脚时钟端的信号频率大于20MHz，且通过外部滤波电路后，以得到纯净的信号谱。

进一步地，所述基于量子系统锁频的装置包括：所述FSELECT端是调制方波79Hz信号的输入端。

进一步地，所述基于量子系统锁频的装置包括：所述DDS单元处于通讯状态，以及所述SCLK引脚有一下降沿的脉冲时，则挂在数据总线所述SDATA引脚上的DATA写入所述DDS单元的数据缓冲区。

进一步地，所述基于量子系统锁频的装置包括：若最终一个DATA写入所述DDS单元的数据缓冲区时，所述DDS单元根据所述FSELECT端上的状态选择所述F1或所述F0作所述IOUT引脚端的输出。

进一步地，所述基于量子系统锁频的装置包括所述MCLK引脚输入的外部时钟频率为系统的时钟频率，若输出的频率信号为5.3125MHz，则所述MCLK引脚的时钟输入端信号频率为20MHz。

进一步地，所述基于量子系统锁频的装置包括：所述IOUT引脚端输出20MHz时，则32位频率控制寄存器的值全为1。

进一步地，所述基于量子系统锁频的装置包括：所述IOUT引脚端输出5.3125MHz时，则所述32位频率控制寄存器的值为(5.3125MHz/20MHz)×2³²。

进一步地，所述基于量子系统锁频的装置包括：通过所述微处理器将十进制值转化为二进制，以对应所述32位频率控制寄存器的值。

有益效果：

本发明提供一种基于量子系统锁频的装置，由于DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，使得所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍。FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，并且保持信号的相位无变化。同时，PSEL0调节端和所述PSEL1调节端都接地，使得所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序。并且微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。从而达到了能够避免晶振频率拉偏的技术效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种基于量子系统锁频的装置的量子系统鉴频输出示意图；

图2为本发明实施例提供的一种基于量子系统锁频的装置的DDS单元的外围电路示意图；

图3为本发明实施例提供的一种基于量子系统锁频的装置的DDS单元的串行通讯时序示意图；

图4为本发明实施例提供的一种基于量子系统锁频的装置的示意图1；

图5为本发明实施例提供的一种基于量子系统锁频的装置的示意图2；

图6为本发明实施例提供的一种基于量子系统锁频的装置的带调制5.3125MHz信号测试谱示意图；

图7为本发明实施例提供的一种基于量子系统锁频的装置的几路79Hz信号相位关系波形图的示意图；

图8为本发明实施例提供的一种基于量子系统锁频的装置的伺服方案的示意图。

具体实施方式

本发明公开了一种基于量子系统锁频的装置，由于DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，使得所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍。FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，并且保持信号的相位无变化。同时，PSEL0调节端和所述PSEL1调节端都接地，使得所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序。并且微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。从而达到了能够避免晶振频率拉偏的技术效果。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围；其中本实施中所涉及的“和/或”关键词，表示和、或两种情况，换句话说，本发明实施例所提及的A和/或B，表示了A和B、A或B两种情况，描述了A与B所存在的三种状态，如A和/或B，表示：只包括A不包括B；只包括B不包括A；包括A与B。

同时，本发明实施例中，当组件被称为“固定于”另一个组件，它可以直接在另一个组件上或者也可以存在居中组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。本发明实施例中所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明目的，并不是旨在限制本发明。

请参见图1，图1是本发明实施例提供的一种基于量子系统锁频的装置的量子系统鉴频输出示意图。本发明实施例提供一种基于量子系统锁频的装置，所述基于量子系统锁频的装置包括DDS单元和微处理器，现分别对DDS单元和微处理器进行以下详细说明：

对于DDS单元和微处理器而言：

DDS单元可以包括MCLK引脚，FSELECT端，PSEL0调节端和PSEL1调节端，FSYNC引脚、SCLK引脚和SDATA引脚。所述DDS单元采用AD9832。DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；所述FSELECT端为键控调频信号输入端；所述FSELECT端是调制方波79Hz信号的输入端。所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续。

若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序。若输出信号频率为5.3125MHz，则所述MCLK引脚时钟端的信号频率大于20MHz，且通过外部滤波电路后，以得到纯净的信号谱。所述DDS单元处于通讯状态，以及所述SCLK引脚有一下降沿的脉冲时，则挂在数据总线所述SDATA引脚上的DATA写入所述DDS单元的数据缓冲区。若最终一个DATA写入所述DDS单元的数据缓冲区时，所述DDS单元根据所述FSELECT端上的状态选择所述F1或所述F0作所述IOUT引脚端的输出。所述MCLK引脚输入的外部时钟频率为系统的时钟频率，若输出的频率信号为5.3125MHz，则所述MCLK引脚的时钟输入端信号频率为20MHz。所述IOUT引脚端输出20MHz时，则32位频率控制寄存器的值全为1。所述IOUT引脚端输出5.3125MHz时，则所述32位频率控制寄存器的值为(5.3125MHz/20MHz)×2³²。通过所述微处理器将十进制值转化为二进制，以对应所述32位频率控制寄存器的值。微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。

请参见图2，图2是本发明实施例提供的一种基于量子系统锁频的装置的DDS单元的外围电路示意图。若方波调频的幅度保持不变，则这个频移量也不变，因而不会给铷频标带来温度系数,然而，由于传统铷频标中采用了变容二级管调制电路，变容二级管是温敏元件，从而环境温度变化时，不可避免地将要造成方波调频的幅度发生变化。显然，当方波调频的幅度增加时，附加频移量增加；当方波调频的幅度减小时，附加频移量减小。因此，铷频标中c场不均匀导致谱线不对称，将会通过调制电路给铷频标带来温度系数。

请参见图3，图3是本发明实施例提供的一种基于量子系统锁频的装置的DDS单元的串行通讯时序示意图。采用DDS芯片(如ADI公司的AD9832)可以很好的解决上述问题。实际应用中往往将DDS与一块微处理器结合起来使用。如图2所示为AD9832应用外围电路示意图。其中，MCLK引脚接外部时钟源，使AD9832的IOUT引脚输出端频率信号的稳定度与外部时钟源一致。因为AD9832内部没有PLL倍频环节，通常MCLK端输入时钟源的频率应高于IOUT端输出信号频率的4倍，如输出信号频率为5.3125MHz,那么MCLK时钟端的信号频率应该大于20MHz，以期望得到更好的相位噪声，通过外部滤波电路后，可得到比较纯净的信号谱。FSELECT为键控调频信号输入端，也就是我们的调制方波79Hz信号输入端，AD9832内部有两个频率控制寄存器，通过编程的方式将预先设置好的频率值F0、F1保存在寄存器中，当FSELECT端有有方波信号输入时(即电平上升沿或下降沿转换)，AD9832的IOUT端将会随之分别从频率控制寄存器中读出F1或F0的值作为输出，并且会保持信号的相位无变化。PSEL0、PSEL1为两路信号频率F1、F0的相位调节端，在应用中，可以拟保持F1、F0在切换时的相位连续，故在设计中直接将PSEL0、PSEL1接地。AD9832与外界的主要通讯(如F1、F0值)时序是通过引脚FSYNC、SCLK、SDATA来完成的，其串行通讯的时序如图3所示。

当FSYNC为高电平时，SCLK、SDATA引脚为高阻状态。当FSYNC为低电平时，AD9832将处于通讯状态，此时引脚SCLK有一下降沿的脉冲时，将使挂在数据总线SDATA上的DATA写入AD9832数据缓冲区，直至最终一个DATA写入时，AD9832将根据引脚FSELECT上的状态选择F1或F0作为IOUT端的输出。

AD9832内部无PLL倍频模块，故引脚MCLK输入的外部时钟频率即为系统的时钟频率，以输出5.3125MHz频率信号为例，MCLK的时钟输入端信号频率为20MHz。AD9832内部有2个32位频率控制寄存器(F0、F1)，故在图3的串行通讯时，DATA位应该是32位。由此可知，在此MCLK外部输入时钟频率20MHz时，AD9832的最小的频率分辨率为：

IOUT输出20MHz时，对应的32位频率控制寄存器的值全为1；输出5.3125MHz时，对应的数值为(5.3125MHz/20MHz)×2³²，将所得到的十进制值转化为二进制对应32位频率控制寄存器的值。根据图3的串行时序，通过微处理器将相应的32位值写入AD9832缓冲区中。

请参见图4，图4是本发明实施例提供的一种基于量子系统锁频的装置的示意图1。图4是整体框图，VCXO(压控晶体振荡器)：输出频率为20MHz。调制综合器：以VCXO输出的20MHz频率信号作为内部DDS的外源，受伺服锁定模块控制，产生FSK信号(F1、F2)，其中心频率为5.3125MHz，送至稳幅模块。稳幅：对调制综合器输出的F1或F2信号进行幅度检测，使其输出稳定的幅值频率信号至微波探询信号模块。物理系统：为微波探询信号提供量子鉴频用的中心频率参考，并对其进行量子鉴频后将信号输送至伺服锁定模块。伺服锁定模块：在内部同步参考信号作用下，对物理系统输送的量子鉴频信号进行同步鉴相并获得纠偏信号作用于VCXO，使其输出频率发生变化。同时控制调制综合器输出FSK信号。

请参见图5，图5是本发明实施例提供的一种基于量子系统锁频的装置的示意图2。其中稳幅模块如图5所示。在先期的设计中，我们为得到比较纯净的信号谱，在IOUT端输出后接一带通滤波器，但是由于带通滤波器的通带做得比较的窄，导致在最终信号输出的时候，出现了两个频率信号的幅度不一致的现象，在前面说到的由于C场不均匀导致的原子谱线不均匀，幅度不一致的调制信号谱通过量子系统的鉴频作用，势必会产生伪纠偏电压，为此给调制综合信号先进行幅值检测，再通过补偿模块对其进行幅值补偿。具体的是对于FSK形式的调制综合信号F1、F2，我们首先通过现有技术对F1、F2进行幅值检测，比如F1的幅值V1、F2的幅值为V2，那么我们在补偿模块中，拟定一个稳幅值V，它的选择是(V1+V2)/N，N为大于1的倍数，例如选择N＝5，那么这样的一个具体V值确定后就不再变化。因为每一次输出的F1、F2信号的幅度V1、V2都要远大于这个值V，这样就能保证经补偿后F1、F2的幅值是一致的。

对于5.3125MHz信号的产生，可以选用的DDS芯片内部有2个32位频率控制寄存器(F0、F1)，对照串行通讯时序，在SDATA端实际需要通信的DATA位就是32位。假设MCLK外部输入时钟(VCXO)频率为20MHz，DDS的最小的频率分辨率为：

IOUT输出20MHz时(实际上是不可能的，或是输出的信号谱将非常差)，对应的32位频率控制寄存器的值全为1；输出5.3125MHz时，对应数值为(5.3125MHz/20MHz)×2³²，将所得到的十进制值转化为二进制对应32位频率控制寄存器的值。根据图串行时序，通过微处理器将相应的32位值写入DDS缓冲区后，在IOUT引脚端将会产生5.3125MHz正弦波频率信号的输出。其峰峰值在50欧姆负载的情况下为1V左右，具体的峰谷、峰尖的电平可以通过引脚FSADJUST端的外接电阻值进行调节。

请参见图6，图6是本发明实施例提供的一种基于量子系统锁频的装置的带调制5.3125MHz信号测试谱示意图。在具体的实际应用中，对输出的5.3125MHz正弦波信号，需要经过滤波、整形、放大等处理后才能引入到其它电路环节中。在设计时，为得到比较纯净的信号谱，在IOUT端输出后通常考虑接一带通滤波器或低通滤波器。如图6，图6为获得的带调制的5.3125MHz信号谱。

对于79Hz信号的形成，为了实现键控调频和同步鉴相，伺服锁定模块需要产生相互之间相位关系明确可调的一路79Hz调制信号和二路79Hz同步鉴相参考信号，这些信号的产生由一个微处理器或CPLD通过相应的时钟中断或硬件分频技术来实现的。

请参见图7，图7是本发明实施例提供的一种基于量子系统锁频的装置的几路79Hz信号相位关系波形图的示意图。几路79Hz信号的相位关系如图7所示。由图7可知，79Hz的键控调频信号A是一个占空比1:1的方波信号，给综合调制器中的DDS；用于伺服环路同步鉴相用的信号B和C是矩形脉冲，与A路信号有固定的相位关系，且占空比不是1:1。

在设计时，采用单片机内部16位定时器实现上述各路信号，实际选用的单片机的机器周期为0.2μS。对于16位定时器来说，最大定时时长为2¹⁶×0.2μS，这远远小于79Hz的周期，解决的方法是定义一个变量T、进行循环来实现。在单片机相应的引脚上(如P2.0)实现图7中方波A，只需在相应的16位定时器溢出中断响应函数中将P2.0引脚电平取反(P2.0＝！P2.0)。同样的道理，可以在单片机另两个引脚上(P2.2、P2.3)实现B和C两路方波信号，只是B和C是在相位上与P2.0有一定的移相，占空比不是1:1的方波。实现的方法是“延时”，即数字移相。“延时”在单片机中是通过固定的机器执行周期语句来实现的。上述提及的机器周期是由加在单片机时钟端的外部时钟信号的频率决定的，其实在每一条语句的执行中也会涉及执行周期，不同的语句根据所执行命令行为的不同可分别为1个、2个、4个机器周期，但是同一个语句执行的周期是固定的，这就为“延时”即数字移相机制提供了保障。

请参见图8，图8是本发明实施例提供的一种基于量子系统锁频的装置的伺服方案的示意图。对于程控增益伺服锁定，在实际的伺服方案中采用了如图8所示的方案。来自物理系统的79Hz量子鉴频信号经选频放大后获得一个类似方波，中央处理单元按照图7中的B、C同步采样时序对上述经处理后的量子鉴频信号进模数采样，并分别获得相应的电压值U1、U2。中央处理单元读出两个79Hz信号B、C上升沿对应的量子鉴频信号电压值U1、U2。利用U＝U2-U1可以获得相应的数值大小以及运算符号。

程控增益运算模块依据A×U进行运算。A为固定参数，它的大小由VCXO的压控斜率决定，即我们要参考具体原子钟内部用VCXO的压控斜率值来设定A×U的值，使A×U的数值经图8中数模转换输出电压每次作用到VCXO后使其输出信号频率发生变化在原子钟稳定度要求范围内(如5E-12)。具体的：

(1)当U1＝U2，即U＝U2-U1＝0：表示图4中的微波探询信号频率已经对准物理系统中的原子中心参考频率，即不需要对VCXO进行纠偏。此时图8中程控增益运算模块使A×U的数值经数模转换输出电压作用到VCXO后使其输出信号频率不发生变化。

(2)当U1>U2，即U＝U2-U1<0：表示图4中的微波探询信号频率大于物理系统中的原子中心参考频率，即需要对VCXO进行负纠偏。此时图8中程控增益运算模块使A×U的数值经数模转换输出电压作用到VCXO后使其输出信号频率变小。

(3)当U1<U2，即U＝U2-U1>0：表示图4中的微波探询信号频率小于物理系统中的原子中心参考频率，即需要对VCXO进行正纠偏。此时图8中程控增益运算模块使A×U的数值经数模转换输出电压作用到VCXO后使其输出信号频率变大。由上述(1)、(2)和(3)，再结合图1，我们可以知道如下述(a)和(b)：

(a)当微波探询信号远离物理系统吸收谱的中心频率F时(无论是偏小还是偏大)，从理论上讲，我们希望VCXO大幅度变化，从而使微波探询信号更快的接近物理系统吸收谱的中心频率F。根据上述伺服锁定方案，我们有：此时U＝U2-U1的差值绝对值将很大，由程控增益运算模块获得的A*U将很大，经数模转换输出电压作用到VCXO后使其输出信号频率发生大幅变化，即满足了上述理论。

(b)当微波探询信号接近物理系统吸收谱的中心频率F时(无论是偏小还是偏大)，从理论上讲，如果这个时刻再用大幅的增益纠偏使VCXO产生大幅度变化的话，将不利于锁定原子中心频率值F，此时我们希望VCXO进行小幅变化纠偏，从而使微波探询信号更精确的接近物理系统吸收谱的中心频率F。根据上述伺服锁定方案，对照图1我们有：此时U＝U2-U1的差值绝对值将很小，由程控增益运算模块获得的A×U将很小，经数模转换输出电压作用到VCXO后使其输出信号频率发生小幅变化，即满足了上述理论。再结合(a)、(b)便能够实现伺服增益程控智能化。

最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：

DDS单元，所述DDS单元包括：

MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；

FSELECT端，所述FSELECT端为键控调频信号输入端；

频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；

PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；

FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；

微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中；

所述基于量子系统锁频的装置包括：所述DDS单元采用AD9832；

所述基于量子系统锁频的装置包括：若输出信号频率为5.3125MHz，则所述MCLK引脚时钟端的信号频率大于20MHz，且通过外部滤波电路后，以得到纯净的信号谱；

所述基于量子系统锁频的装置包括：所述FSELECT端是调制方波79Hz信号的输入端；

所述基于量子系统锁频的装置包括：所述DDS单元处于通讯状态，以及所述SCLK引脚有一下降沿的脉冲时，则挂在数据总线所述SDATA引脚上的DATA写入所述DDS单元的数据缓冲区；

所述基于量子系统锁频的装置包括：若最终一个DATA写入所述DDS单元的数据缓冲区时，所述DDS单元根据所述FSELECT端上的状态选择所述F1或所述F0作所述IOUT引脚端的输出。

2.依据权利要求1所述的基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：

所述MCLK引脚输入的外部时钟频率为系统的时钟频率，若输出的频率信号为5.3125MHz，则所述MCLK引脚的时钟输入端信号频率为20MHz。

3.依据权利要求2所述的基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：

所述IOUT引脚端输出20MHz时，则32位频率控制寄存器的值全为1。

4.依据权利要求3所述的基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：

所述IOUT引脚端输出5.3125MHz时，则所述32位频率控制寄存器的值为（5.3125MHz/20MHz）×2³²。

5.依据权利要求4所述的基于量子系统锁频的装置，其特征在于，所述基于量子系统锁频的装置包括：

通过所述微处理器将十进制值转化为二进制，以对应所述32位频率控制寄存器的值。