CN203722593U - 一种相位插值器控制电路 - Google Patents

一种相位插值器控制电路 Download PDF

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Abstract

本实用新型公开了一种相位插值器控制电路，通过输入采样器对输入的高速串行数据进行采样，在相位检测器模块检测数据位及边沿信息并判断采样时钟和数据的相位关系（超前或是滞后），利用这种相位关系进行相位粗调整，选择一个相位区间，同时通过细调整在该相位区间里根据权重信息进行相位插值，如果插值在相位区间边沿，则只改变区间的一边并将权重因子朝相反的方向调节，从而保证相位调节连续变化。本实用新型提供一种相位插值器的控制电路，使得采样时钟的相位调节在相位区间内及相邻相位区间之间连续变化，在采样时钟跨越相位区间时不会出现相位突变，能够有效降低时钟和数据的抖动。

Description

一种相位插值器控制电路
技术领域
本实用新型涉及一种相位插值器控制电路，特别涉及到一种用于高速数据传输系统中时钟数据恢复的相位插值器控制电路。
背景技术
随着数据传输速度的不断提高，时钟与数据并行传输的模式由于时钟通道和数据通道的偏斜已不能被接受，而在接收端从高速串行数据中恢复出时钟和数据成为有效的方法，并节约了传输通道。
相位插值算法是高速的时钟数据恢复算法中常用的一种算法，在两个或多个时钟中进行相位插值，通过数字控制改变权重电流来调节相位变化。传统的控制电路，控制插值相位在相邻两个相位区间中变化时，在区间的边沿会出现不连续的跳变，从而会带来大的时钟抖动及数据抖动。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种相位插值器控制电路，该电路使得采样时钟的相位调节在相位区间内及相邻相位区间之间连续变化，在采样时钟跨越相位区间时不会出现相位突变，能够有效降低时钟和数据的抖动。
本实用新型的目的是通过以下技术方案来实现的：一种相位插值器控制电路，对输入的串行数据进行采样及相位检测后，通过同时对相位的粗调整和细调整控制来实现相位插值，它包括输入采样器、相位检测器、相位粗调整控制器、UP_DN计数器、相位区间选择器和相位插值器；
输入采样器对输入的串行数据位及边沿进行采样，输入采样器的输出与相位检测器相连，相位检测器的输出分别与相位粗调整控制器和UP_DN计数器连接，相位粗调整控制器连接UP_DN计数器，相位粗调整控制器的输出与相位区间选择器相连，相位区间选择器的输出与相位差值器连接，相位差值器的输入还连接UP_DN计数器，相位插值器的输出与输入采样器相连。
所述的相位检测器的检测结果包括超前或滞后，相位检测器对超前的时钟逐步增加相位，对滞后的时钟逐步减少相位。
本实用新型的有益效果是：提供一种相位插值器的控制电路，使得采样时钟的相位调节在相位区间内及相邻相位区间之间连续变化，在采样时钟跨越相位区间时不会出现相位突变，能够有效降低时钟和数据的抖动。
附图说明
图1为本实用新型的电路模块框图；
图2为本实用新型的相位区间分布图。
具体实施方式
下面结合附图进一步说明本实用新型的技术方案，但本实用新型所保护的内容不局限于以下所述。
如图1所示，一种相位插值器控制电路，对输入的串行数据进行采样及相位检测后，通过同时对相位的粗调整和细调整控制来实现相位插值，它包括输入采样器、相位检测器、相位粗调整控制器、UP_DN计数器、相位区间选择器和相位插值器；
输入采样器对输入的串行数据位及边沿进行采样，输入采样器的输出与相位检测器相连，相位检测器的输出分别与相位粗调整控制器和UP_DN计数器连接，相位粗调整控制器连接UP_DN计数器，相位粗调整控制器的输出与相位区间选择器相连，相位区间选择器的输出与相位差值器连接，相位差值器的输入还连接UP_DN计数器，相位插值器的输出与输入采样器相连。
输入采样器：用采样时钟对输入的串行数据位及边沿进行采样，例如利用2组正交的时钟信号对输入数据进行采样，1组时钟采样数据位，1组时钟采样数据边沿，将采样结果输入到相位检测器；
相位检测器：通过检测多位串行数据的数据位和边沿判断采样时钟和数据的相位关系（包括超前或是滞后），并产生表征时钟与数据相位偏斜情况的信号，得出的代表相位出现偏斜的脉冲信号（Deskew_pulse）及超前(lead)或滞后(lag)信息（Lead_lag_flag）并同时输入到相位粗调整控制器和UP_DN计数器；
相位粗调整控制器：根据相位检测器输出的相位关系信息及UP_DN计数器输出的控制字的MSB位和LSB位来控制采样时钟所处的相位区间；
UP_DN计数器：根据相位检测器输出的相位关系信息及相位粗调整控制器的输出R来精确控制采样时钟的相位调节方向，给出插值器权重系数的控制字，对采样时钟的相位进行细调整控制；
相位区间选择器：根据相位粗调整控制器的输出选择采样时钟所处的相位区间，每次选择只是将相位区间顺时针方向或逆时针方向调整到相邻的相位区间；
相位插值器：对输入的一对时钟信号进行相位插值，根据UP_DN计数器给出的插值器权重系数的控制字决定相位插值的权重系数。
所述的相位检测器的检测结果包括超前或滞后，相位检测器对超前的时钟逐步增加相位，对滞后的时钟逐步减少相位。
图2为相位区间的分布图，这里对360度的相位区间分成了8等分，每45度为1个相位区间。
如图2所示，当前采样时钟的相位处于相位区间1中的X位置，若此时采样时钟是超前的，需要将相位调整到相位区间2的Y位置，那么从X位置到Y位置需要跨越两个相位区间的边界。在相位区间1里，相位插值器的CLK_I1输入为CLK0相位，而CLK_I0输入为CLK45相位，从X位置逆时针到达相位区间1的边界，UP_DN计数器会让Fine_ctrl（细调整控制）的16位控制字从高位开始依次变为0，在相位插值器的输入端CLK_I0的权重系数将逐渐增多，时钟相位将逐渐偏向CLK45相位。当Fine_ctrl（细调整控制）的16位控制字全部变成0时，相位粗调整控制器输出的Coarse_ctrl信号使相位区间选择器将相位区间选择到相位区间2，从而相位插值器的CLK_I1输入为CLK90相位，而CLK_I0的输入保持为CLK45相位，这时Fine_ctrl（细调整控制）的16位控制字继续保持为全0，所以在相位区间变化时，CLK_I1的权重系数保持为0，输出时钟相位依然为CLK45相位。在相位区间2，当采样时钟和数据的相位关系继续保持超前时，Fine_ctrl（细调整控制）的16位控制字从低位开始将依次变为1，相位插值器的CLK_I1输入端的权重系数将逐渐增多，时钟相位将逐渐偏向CLK90相位，使时钟相位增加。
如图2所示，当前采样时钟的相位处于相位区间1中的X位置，若此时采样时钟是滞后的，需要将相位调整到相位区间8的Z位置，那么从X位置到Z位置需要跨越两个相位区间的边界。在相位区间1里，相位插值器的CLK_I1输入为CLK0相位，而CLK_I0的输入为CLK45相位，从X位置顺时针到达相位区间1的边界，UP_DN计数器会让Fine_ctrl（细调整控制）的16位控制字从低位开始依次变为1，这样一来在相位插值器的CLK_I1输入端的权重系数将逐渐增多，时钟相位将逐渐偏向CLK0相位。当Fine_ctrl（细调整控制）的16位控制字全部变成1时，相位粗调整控制器输出的Coarse_ctrl信号使相位区间选择器将相位区间选择到相位区间8，从而相位插值器的CLK_I1保持为CLK0相位，而CLK_I0变为CLK315相位，这时Fine_ctrl（细调整控制）的16位控制字继续保持为全1，所以在相位区间变化时，CLK_I0的权重系数保持为0，输出时钟相位依然为CLK0相位。当采样时钟和数据的相位关系继续保持滞后时，Fine_ctrl（细调整控制）的16位控制字从高位开始将依次变为0，相位插值器里CLK_I0的权重系数将逐渐增多，时钟相位将更加靠近CLK315相位，使采样时钟相位提前。
表1和表2为UP_DN计数器的输入输出关系图，UP_DN计数器在时钟滞后时的输入输出关系图如表1所示，UP_DN计数器在时钟超前时的输入输出关系图如表2所示。
表1
表2
在Lead_lag_flag为0（即表征相位滞后）的情况下，相位旋转标志R为1时，会对Fine_ctrl（细调整控制）的16位控制字逐个加1，而当相位旋转标志R为0时，会对Fine_ctrl（细调整控制）的16位控制字逐个加0，这时的相位区间是保持不变的。当Fine_ctrl（细调整控制）的16位控制字全部为0或为1时，相位区间将会被调整到相邻的相位区间上去，这时，Fine_ctrl（细调整控制）的16位控制字状态保持不变，从而保证了采样时钟的相位不会发生突变而带来大的时钟抖动。
表3和表4是相位区间变化表。例如在相位滞后的情况下，相位区间会从相位区间1（即45°～0°）调整到相位区间8（即0°～315°），如果相位依然滞后，则将相位区间调整到相位区间7（即315°～270°），依次类推，如表3所示。表4为在时钟超前时的相位区间变化表。
表3
表4
本说明书（包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
尽管本实用新型结合优选实施例方式进行描述，但本领域技术人员应当理解，在不背离本法的精神和范围的前提下，可以通过使用已知的等同方式对本实用新型进行改变。前面对优选实施方式的描述应当认为是示例性描述而不是限制本实用新型的范围，本实用新型的范围由所附的权利要求书限定。

Claims (2)

1.一种相位插值器控制电路，其特征在于：对输入的串行数据进行采样及相位检测后，通过同时对相位的粗调整和细调整控制来实现相位插值，它包括输入采样器、相位检测器、相位粗调整控制器、UP_DN计数器、相位区间选择器和相位插值器；
输入采样器对输入的串行数据位及边沿进行采样，输入采样器的输出与相位检测器相连，相位检测器的输出分别与相位粗调整控制器和UP_DN计数器连接，相位粗调整控制器连接UP_DN计数器，相位粗调整控制器的输出与相位区间选择器相连，相位区间选择器的输出与相位差值器连接，相位差值器的输入还连接UP_DN计数器，相位插值器的输出与输入采样器相连。
2.根据权利要求1所述的一种相位插值器控制电路，其特征在于：所述的相位检测器的检测结果包括超前或滞后，相位检测器对超前的时钟逐步增加相位，对滞后的时钟逐步减少相位。
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