CN203689511U - 一种16位sram与32位sopc之间数据传输的电路结构 - Google Patents
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Abstract
本实用新型涉及一种16位SRAM与32位SOPC之间数据传输的电路结构，属于嵌入式系统与电子设计自动化领域。本实用新型包括FPGA主芯片、16位SRAM芯片、上拉电阻网络、电源滤波网络、外围电路；FPGA主芯片上电后通过18或19位宽的地址总线、16位宽的数据总线和5根控制信号线与16位SRAM芯片相连接，控制信号线均通过阻值为10K的上拉电阻网络接3.3V直流电源，16位SRAM芯片与电源滤波网络相连接，外围电路与FPGA主芯片相连接。本实用新型不需要附加刷新控制电路，芯片的数据交换和控制端相对较少，便于电路板布线、线路分布参数、阻抗匹配控制，能够有效抑制数字信号传递过程中的开关噪声等。
Description
技术领域
本实用新型涉及一种16位SRAM与32位SOPC之间数据传输的电路结构，属于嵌入式系统与电子设计自动化（EDA）领域。
背景技术
随着存储技术的发展，FPGA 器件由于其低功耗、高性能、低成本和高可靠性等优点，在复杂逻辑电路和数字信号处理领域扮演着重要的角色，与其最为相关的是以FPGA 芯片为核心，借助开发软件结合外设构成的嵌入式可编程片上系统(SOPC) 的应用。为了适应系统数据交换，FPGA 系统开发的典型应用大都是以FPGA 芯片为基础，构建一个基本的微处理器（CPU）系统，并在外部配接闪存（Flash）和随机存储器(RAM)。闪存用来存储FPGA的配置信息和CPU处理程序，配置信息和处理程序可于系统上电时，由FPGA内嵌的闪存配置控制器对FPGA芯片自动完成配置并引导处理程序在随机存储器中运行。随机存储器用于运行CPU处理程序和处理任意类型数据，任意类型数据可以是以二进制方式存储的图像、声音数据等等。
Altera公司的FPGA开发软件QuartusⅡ默认的内嵌式SOPC系统为基于Avalon 总线结构的可裁剪的32位软核CPU——NiosⅡ，常规使用方法是利用两片16位的SRAM构成32位扩展随机存储器，采用Altera自带的SRAM IP组件时，不需要调整数据位宽。若采用单片16位的SRAM作为扩展随机存储器，在创建SOPC 器件框架时，就不能使用SOPC 现成的组件库提供的成型SRAM IP组件，而必须按照Avalon 总线规范自行构建其IP组件。
FPGA工作频率较高，对于CCD成像之类的高速低噪声应用场合，成像控制、视频信号处理与A/D 转换、数据传输、测试和功能扩展等端口占用了FPGA 芯片大量的I /O 资源，从系统可靠性和芯片引脚资源的合理分配利用出发，本发明中嵌入式系统板使用了单片SRAM（如IDT71V416S10，或IS61LV25616AL-10T，亦或IS61LV51216AL-10T）作为扩展随机存储器。
发明内容
本实用新型提供了一种16位SRAM与32位SOPC之间数据传输的电路结构，以用于解决芯片引脚资源的合理分配的问题及克服数字信号传递过程中的开关噪声。
本实用新型的技术方案是：一种16位SRAM与32位SOPC之间数据传输的电路结构，包括FPGA 主芯片1、16位SRAM芯片2、上拉电阻网络3、电源滤波网络4、外围电路5；FPGA 主芯片1上电后通过18或19位宽的地址总线、16位宽的数据总线和5根控制信号线与16位SRAM芯片2相连接，控制信号线均通过阻值为10K的上拉电阻网络3接3.3V直流电源，16位SRAM芯片2与电源滤波网络4相连接，外围电路5与FPGA主芯片1相连接。
所述外围电路5包括基准时钟电路、闪存、扩展I/O接口、FPGA配置接口、串行FLASH配置接口。
所述16位SRAM芯片2与电源滤波网络4相连接为16位SRAM芯片2的电源引脚与地两端并联三个去耦电容，其取值分别为0.1uF、1000pF和10uF。
还包括外部控制电路6，其与FPGA 主芯片1相连接。
本实用新型的工作原理是：FPGA主芯片1采用Altera公司生产的EP3C16Q240芯片，上电后可形成一个32位的SOPC微处理器（NiosⅡ）系统，通过地址总线、数据总线和5根控制信号线与16位SRAM芯片2相连，控制信号线均接上拉电阻网络3；16位SRAM2芯片工作时需要稳定的电源，所以还需要接电源滤波网络4。
IDT71V416S10 容量=218×16=262，144×16=4194304bit，即256k×16=4Mbit。对于IS61LV51216AL，容量=219×16=524，288×16=4194304bit，即512k×16=8Mbit。
SRAM芯片为18/19 位地址、16 位数据宽度的静态随机存储器，如IDT71V416S10，或IS61LV25616AL-10T，亦或IS61LV51216AL-10T。Avalon 总线的基本传输模式是在一个主外设和一个从外设之间进行单字节、半字或字（8、16或32 位）的传输。在32 位SOPC 系统中，由于Avalon 总线可以直接对数据总线的低16 位或低几位进行读写，在符合Avalon 总线规范情况下，扩展RAM可以定义为不同的数据位宽。
上拉电阻网络3中，片选信号CS_n和输出使能信号OE_n通过上拉电阻接3.3V高电平，保证系统上电后芯片2就处于等待状态，BLE_n和 BHE_n分别为芯片2的低8位和高8位使能信号，高电平有效，WE_n为写使能信号，这种电路连接方法使得系统在上电后就能被NiosⅡ控制和操作，节约资源，十分方便。CS_n与FPGA主芯片1的Bank2上的B2_1引脚相连；WE_n与 FPGA主芯片1的Bank2上的B2_10引脚相连；OE_n与FPGA主芯片1的Bank8上的B8_9 引脚相连；BLE_n与FPGA主芯片1的Bank8上的B8_11引脚相连；BHE_n与FPGA主芯片1的Bank8上的B8_10引脚相连。
电源滤波网络4是必需的，极性电容选用钽电容，电容的参考应根据电路的工作频率来确定。
另外，为保证FPGA的正常工作，通常还需要一些基本的外围电路5，如：基准时钟电路、闪存（FLASH）、FPGA配置接口（JTAG Box）、串行FLASH配置接口（AS Box）、扩展I/O接口。在实际应用中，用户还可以根据自己的特定应用场合，在FPGA中自定义相应的控制模块，并通过该FPGA芯片的相关I/O引脚与外部控制电路6相连接。例如，对于CCD相机控制电路来说，通常需要在FPGA中生成一个CCD相机时序发生器，并通过FPGA的一些I/O引脚将相机控制信号输出到CCD信号处理电路与驱动控制电路之中。
本实用新型的有益效果是：通过采用单片16位静态随机存储器芯片，系统不需要附加刷新控制电路，芯片的数据交换和控制端相对较少，利用FPGA 芯片上少量I/O引脚就可以对其进行控制并完成数据交换，而且由于将SRAM的地址总线、数据总线和控制总线均安排在FPGA的I/O引脚Bank1、Bank2和Bank8上，可使SRAM器件在布局时置于FPGA左上边，便于电路板布线以及线路分布参数、阻抗匹配等控制，能够有效抑制数字信号传递过程中的开关噪声等；同时便于印刷电路板（PCB）上SRAM和FPGA的布局、以及互连的3总线的布线，可以有效减小电路的体积和噪声，并节省FPGA的I/O资源。
附图说明
图1为本实用新型的结构框图；
图2为本实用新型中32位SOPC所在的FPGA芯片与16位SRAM芯片的电路连接分解图一；
图3为本实用新型中32位SOPC所在的FPGA芯片与16位SRAM芯片的电路连接分解图二；
图4为本实用新型中32位SOPC所在的FPGA芯片与16位SRAM芯片的电路连接分解图三；
图5为本实用新型中32位SOPC所在的FPGA芯片与16位SRAM芯片的电路连接分解图四；
图中各标号：1为FPGA主芯片、2-为16位SRAM芯片、3-为上拉电阻网络、4-为电源滤波网络、5为外围电路、6为外部控制电路。
具体实施方式
下面结合附图和实施例，对本实用新型作进一步说明，但本实用新型的内容并不限于所述范围。
实施例1：如图1-5所示，一种16位SRAM与32位SOPC之间数据传输的电路结构，包括FPGA 主芯片1、16位SRAM芯片2、上拉电阻网络3、电源滤波网络4、外围电路5；FPGA 主芯片1上电后通过18或19位宽的地址总线、16位宽的数据总线和5根控制信号线与16位SRAM芯片2相连接，控制信号线均通过阻值为10K的上拉电阻网络3接3.3V直流电源，16位SRAM芯片2与电源滤波网络4相连接，外围电路5与FPGA主芯片1相连接。
所述外围电路5包括基准时钟电路、闪存、扩展I/O接口、FPGA配置接口、串行FLASH配置接口。
所述16位SRAM芯片2与电源滤波网络4相连接为16位SRAM芯片2的电源引脚与地两端并联三个去耦电容，其取值分别为0.1uF、1000pF和10uF。
还包括外部控制电路6，其与FPGA 主芯片1相连接。
实施例2：如图1-5所示，一种16位SRAM与32位SOPC之间数据传输的电路结构，包括FPGA 主芯片1、16位SRAM芯片2、上拉电阻网络3、电源滤波网络4、外围电路5；FPGA 主芯片1上电后通过18或19位宽的地址总线、16位宽的数据总线和5根控制信号线与16位SRAM芯片2相连接，控制信号线均通过阻值为10K的上拉电阻网络3接3.3V直流电源，16位SRAM芯片2与电源滤波网络4相连接，外围电路5与FPGA主芯片1相连接。
所述外围电路5包括基准时钟电路、闪存、扩展I/O接口、FPGA配置接口、串行FLASH配置接口。
所述16位SRAM芯片2与电源滤波网络4相连接为16位SRAM芯片2的电源引脚与地两端并联三个去耦电容，其取值分别为0.1uF、1000pF和10uF。
实施例3：如图1-5所示，一种16位SRAM与32位SOPC之间数据传输的电路结构，包括FPGA 主芯片1、16位SRAM芯片2、上拉电阻网络3、电源滤波网络4、外围电路5；FPGA 主芯片1上电后通过18或19位宽的地址总线、16位宽的数据总线和5根控制信号线与16位SRAM芯片2相连接，控制信号线均通过阻值为10K的上拉电阻网络3接3.3V直流电源，16位SRAM芯片2与电源滤波网络4相连接，外围电路5与FPGA主芯片1相连接。
所述外围电路5包括基准时钟电路、闪存、扩展I/O接口、FPGA配置接口、串行FLASH配置接口。
所述16位SRAM芯片2与电源滤波网络4相连接为16位SRAM芯片2的电源引脚与地两端并联三个去耦电容，其取值分别为0.1uF、1000pF和10uF。
还包括外部控制电路6，其与FPGA 主芯片1相连接。
如图2所示，SRAM控制总线的6、17、39、40、41引脚分别与 FPGA的I/O引脚Bank2、Bank8中的B2_1、B2_10、B8_11、B8_10、B8_9引脚连接，再通过阻值为10K的上拉电阻接3.3V直流电源；SRAM芯片的电源引脚11、33与地两端并联三个去耦电容，其值分别为0.1uF、1000pF和10uF。
如图2-5所示的32位SOPC所在的FPGA芯片Altera EP3C16Q240（U12）与16位SRAM芯片IDT71V416S10（U21）的电路连接图，主要用到FPGA主芯片EP3C16Q240 I/O引脚的Bank1（U12A）、Bank2（U12B）、Bank8（U12H）。SRAM芯片 IDT71V416S10或IS61LV25616AL-10T均有18位地址总线和16位数据总线。具体的连接方法为：A0~A4接B1_6~B1_10（U12A），A5~A9接B2_11~B2_15（U12B），A10~A14接B1_5~B1_1（U12A），A15~A17接B8_8~B8_6（U12H）；D0~D7接B2_2~B2_9（U12B），D8~D15接B8_19~B8_12（U12H）。
Claims (4)
1.一种16位SRAM与32位SOPC之间数据传输的电路结构，其特征在于：包括FPGA 主芯片（1）、16位SRAM芯片（2）、上拉电阻网络（3）、电源滤波网络（4）、外围电路（5）；FPGA 主芯片（1）上电后通过18或19位宽的地址总线、16位宽的数据总线和5根控制信号线与16位SRAM芯片（2）相连接，控制信号线均通过阻值为10K的上拉电阻网络（3）接3.3V直流电源，16位SRAM芯片（2）与电源滤波网络（4）相连接，外围电路（5）与FPGA主芯片（1）相连接。
2.根据权利要求1所述的16位SRAM与32位SOPC之间数据传输的电路结构，其特征在于：所述外围电路（5）包括基准时钟电路、闪存、扩展I/O接口、FPGA配置接口、串行FLASH配置接口。
3.根据权利要求1所述的16位SRAM与32位SOPC之间数据传输的电路结构，其特征在于：所述16位SRAM芯片（2）与电源滤波网络（4）相连接为16位SRAM芯片（2）的电源引脚与地两端并联三个去耦电容，其取值分别为0.1uF、1000pF和10uF。
4.根据权利要求1所述的16位SRAM与32位SOPC之间数据传输的电路结构，其特征在于：还包括外部控制电路（6），其与FPGA 主芯片（1）相连接。
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