CN201984789U - 一种阵列基板行驱动电路、阵列基板及液晶显示装置 - Google Patents
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Abstract
本实用新型提供一种阵列基板行驱动电路、阵列基板及液晶显示装置。阵列基板行驱动GOA电路具有多个GOA单元、多条驱动信号总线和多条驱动信号连接线，其中：多个GOA单元中的第一GOA单元的一输入端连接有第一驱动信号连接线，所述第一驱动信号连接线通过过孔与第一驱动信号总线电性连接，且所述第一驱动信号连接线跨过至少一条驱动信号总线；多个GOA单元中的第二GOA单元的一输入端连接有第二驱动信号连接线，所述第二驱动信号连接线通过过孔与所述第一驱动信号连接线电性连接。本实用新型能够降低液晶面板的逻辑功耗。
Description
技术领域
本实用新型涉及液晶显示领域，尤其涉及一种阵列基板行驱动电路、阵列基板及液晶显示装置。
背景技术
随着薄膜晶体管液晶显示器(Thin film transistor liquid crystal display，TFT LCD)产业的发展，TFT LCD产品的竞争日趋激烈，各厂家都在通过采用新技术以降低产品的成本，从而提高其产品在市场上的竞争力，阵列基板行驱动(Gate Driver on Array，GOA)技术就是这些新技术的典型代表。
GOA技术是将栅极(Gate)开关电路集成于阵列(Array)基板上，从而可以省掉栅极驱动集成电路(Gate Driver IC)部分，从材料成本和工艺步骤两个方面可以达到降低产品成本的目的。
但是，GOA技术的采用，相对于传统的覆晶薄膜(Chip On Film，COF)方式，液晶面板的逻辑功耗会有一定程度的上升。因此，在采用GOA技术后，如何降低液晶面板的逻辑功耗，特别是降低GOA电路部分的功耗，就成为亟待解决的技术问题。
实用新型内容
本实用新型所要解决的技术问题是提供一种阵列基板行驱动电路、阵列基板及液晶显示装置，以降低液晶面板的逻辑功耗。
为解决上述技术问题，本实用新型提供技术方案如下：
一种阵列基板行驱动GOA电路，具有多个GOA单元、多条驱动信号总线和多条驱动信号连接线，其中：
多个GOA单元中的第一GOA单元的一输入端连接有第一驱动信号连接线，所述第一驱动信号连接线通过过孔与第一驱动信号总线电性连接，且所述第一驱动信号连接线跨过至少一条驱动信号总线；
多个GOA单元中的第二GOA单元的一输入端连接有第二驱动信号连接线，所述第二驱动信号连接线通过过孔与所述第一驱动信号连接线电性连接。
上述的GOA电路，其中，所述多条驱动信号总线中包括多条时钟信号总线，所述多条驱动信号连接线中包括多条时钟信号连接线，每个GOA单元具有正相时钟信号输入端和反相时钟信号输入端；
所述第一GOA单元的正相时钟信号输入端连接有第一时钟信号连接线，所述第一时钟信号连接线通过过孔与第一时钟信号总线电性连接；
所述第二GOA单元的反相时钟信号输入端连接有第二时钟信号连接线，所述第二时钟信号连接线通过过孔与所述第一时钟信号连接线电性连接。
上述的GOA电路，其中：
所述第一GOA单元的反相时钟信号输入端连接有第三时钟信号连接线，所述第三时钟信号连接线通过过孔与第二时钟信号总线电性连接；
所述第二GOA单元的正相时钟信号输入端连接有第四时钟信号连接线，所述第四时钟信号连接线通过过孔与所述第三时钟信号连接线电性连接。
上述的GOA电路，其中：
所述第二GOA单元的正相时钟信号输入端连接有第四时钟信号连接线，所述第四时钟信号连接线通过过孔与第二时钟信号总线电性连接；
所述第一GOA单元的反相时钟信号输入端连接有第三时钟信号连接线，所述第三时钟信号连接线通过过孔与所述第四时钟信号连接线电性连接。
上述的GOA电路，其中，所述多条驱动信号总线中包括一条低电压信号Vss总线，每个GOA单元具有Vss输入端；
所述第一GOA单元的Vss输入端连接有第一Vss连接线，所述第二GOA单元的Vss输入端连接有第二Vss连接线；
所述第一Vss连接线与所述第二Vss连接线中的一个通过过孔与所述Vss总线电性连接；
所述第一Vss连接线与所述第二Vss连接线之间通过过孔电性连接。
上述的GOA电路，其中：
所述驱动信号总线形成在栅金属层，所述驱动信号连接线形成在源漏金属层，所述过孔形成在钝化层。
一种阵列基板，所述阵列基板具有上述的GOA电路。
一种液晶显示装置，所述液晶显示装置具有上述的阵列基板。
与现有技术相比，本实用新型的有益效果是：
本实用新型的实施例将部分驱动信号连接线通过过孔与驱动信号总线电性连接，将剩余的驱动信号连接线通过过孔与电性连接到驱动信号总线的驱动信号连接线电性连接，能够减少驱动信号总线与驱动信号连接线的交叠区域的数目，使得交叠电容也随之减少，交叠电容的减少一方面能够降低GOA电路以及液晶面板的逻辑功耗，另一方面还可以减小GOA时钟信号的延迟。
附图说明
图1为现有技术的GOA电路的结构示意图；
图2为本实用新型实施例一的GOA电路的结构示意图；
图3为本实用新型实施例二的GOA电路的结构示意图；
图4为本实用新型实施例三的GOA电路的结构示意图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本实用新型进行详细描述。
图1为现有技术的GOA电路的结构示意图。参照图1，所述GOA电路具有多个GOA单元1、多条时钟信号总线2、多条时钟信号连接线3、一条低电压信号Vss总线4和多条Vss连接线5，每个GOA单元1具有一正相时钟信号输入端CLK、一反相时钟信号输入端CLKB和一低电压信号输入端Vss。
GOA电路一般采用多时钟(clock)信号驱动，图1中显示的为4clock信号驱动，相应地，其具有4条时钟信号总线(CLKa、CLKb、CLKc和CLKd)。时钟信号总线2和Vss总线4一般形成在栅金属层上，时钟信号连接线3和Vss连接线5一般形成在源漏金属层上。每个GOA单元1的正相时钟信号输入端CLK和反相时钟信号输入端CLKB都分别连接有时钟信号连接线3，各时钟信号连接线3分别通过过孔6与相应的时钟信号总线2电性连接。每个GOA单元1的低电压信号输入端Vss都连接有Vss连接线5，各Vss连接线5通过过孔6与Vss总线4电性连接。
从图1中可以看出，时钟信号总线2与时钟信号连接线3存在很多交叠区域7(图中的椭圆圈所示)。而所述交叠区域7在GOA时钟信号驱动和GOA单元1工作时，会产生交叠电容。交叠电容的存在会带来如下问题：
会额外增加时钟信号总线2的负载，从而增加GOA电路的功耗；
会使得时钟信号总线2上的时钟信号产生信号的延迟，导致像素的充电时间减少，使得像素的充电率降低，严重时会造成显示异常。
基于此，本实用新型实施例通过减少交叠区域的数量来克服上述问题。具体地，是将所有驱动信号连接线均通过过孔与驱动信号总线电性连接的方式修改为：部分驱动信号连接线通过过孔与驱动信号总线电性连接，剩余的驱动信号连接线通过过孔与电性连接到驱动信号总线的驱动信号连接线电性连接。
在本实用新型实施例中，驱动信号总线包括时钟信号总线和Vss总线，相应地，驱动信号连接线包括时钟信号连接线和Vss连接线。
以下给出三个具体实施例。
实施例一
图2为本实用新型实施例一的GOA电路的结构示意图。参照图2，所述GOA电路具有多个GOA单元1、多条时钟信号总线2、多条时钟信号连接线3、一条低电压信号Vss总线4和多条Vss连接线5，每个GOA单元1具有一正相时钟信号输入端CLK、一反相时钟信号输入端CLKB和一低电压信号输入端Vss。
GOA电路一般采用多时钟(clock)信号驱动，图2中显示的为4clock信号驱动，相应地，其具有4条时钟信号总线(CLKa、CLKb、CLKc和CLKd)。时钟信号总线2和Vss总线4一般形成在栅金属层上，时钟信号连接线3和Vss连接线5一般形成在源漏金属层上。每个GOA单元1的正相时钟信号输入端CLK和反相时钟信号输入端CLKB都分别连接有时钟信号连接线3，每个GOA单元1的低电压信号输入端Vss都连接有Vss连接线5，各Vss连接线5通过过孔6与Vss总线4电性连接。
图2中共示出了4个GOA单元，分别为GOA单元[n]、GOA单元[n+1]、GOA单元[n+2]和GOA单元[n+3]，各GOA单元的时钟信号连接线的具体连接方式如下：
GOA单元[n]的正相时钟信号输入端CLK1的时钟信号连接线通过过孔与时钟信号总线CLKa电性连接，GOA单元[n]的反相时钟信号输入端CLKB1的时钟信号连接线通过过孔与时钟信号总线CLKc电性连接；
GOA单元[n+2]的正相时钟信号输入端CLK3的时钟信号连接线通过过孔与GOA单元[n]的反相时钟信号输入端CLKB1的时钟信号连接线电性连接，GOA单元[n+2]的反相时钟信号输入端CLKB3的时钟信号连接线通过过孔与GOA单元[n]的正相时钟信号输入端CLK1的时钟信号连接线电性连接；
GOA单元[n+1]的正相时钟信号输入端CLK2的时钟信号连接线通过过孔与时钟信号总线CLKb电性连接，GOA单元[n+1]的反相时钟信号输入端CLKB2的时钟信号连接线通过过孔与时钟信号总线CLKd电性连接；
GOA单元[n+3]的正相时钟信号输入端CLK4的时钟信号连接线通过过孔与GOA单元[n+1]的反相时钟信号输入端CLKB2的时钟信号连接线电性连接，GOA单元[n+3]的反相时钟信号输入端CLKB4的时钟信号连接线通过过孔与GOA单元[n+1]的正相时钟信号输入端CLK2的时钟信号连接线电性连接。
完成上述连接方式的具体工艺流程如下：
首先形成GOA电路的时钟信号总线，即在基板(例如Glass)上面形成Gate层图案；
然后形成到GOA单元的时钟信号连接线，即形成Active和SD层图案；
最后按照上述连接方式形成时钟信号总线与时钟信号连接线之间、时钟信号连接线与时钟信号连接线之间的过孔连接，即在钝化层(PVX)形成过孔，并通过过孔用透明电极层，如ITO层将相应的时钟信号总线与时钟信号连接线、时钟信号连接线与时钟信号连接线进行电性连接。
实施例二
图3为本实用新型实施例二的GOA电路的结构示意图。参照图2，所述GOA电路具有多个GOA单元1、多条时钟信号总线2、多条时钟信号连接线3、一条低电压信号Vss总线4和多条Vss连接线5，每个GOA单元1具有一正相时钟信号输入端CLK、一反相时钟信号输入端CLKB和一低电压信号输入端Vss。
GOA电路一般采用多时钟(clock)信号驱动，图3中显示的为4clock信号驱动，相应地，其具有4条时钟信号总线(CLKa、CLKb、CLKc和CLKd)。时钟信号总线2和Vss总线4一般形成在栅金属层上，时钟信号连接线3和Vss连接线5一般形成在源漏金属层上。每个GOA单元1的正相时钟信号输入端CLK和反相时钟信号输入端CLKB都分别连接有时钟信号连接线3，每个GOA单元1的低电压信号输入端Vss都连接有Vss连接线5，各Vss连接线5通过过孔6与Vss总线4电性连接。
图3中共示出了4个GOA单元，分别为GOA单元[n]、GOA单元[n+1]、GOA单元[n+2]和GOA单元[n+3]，各GOA单元的时钟信号连接线的具体连接方式如下：
GOA单元[n]的正相时钟信号输入端CLK1的时钟信号连接线通过过孔与时钟信号总线CLKa电性连接，GOA单元[n+2]的反相时钟信号输入端CLKB3的时钟信号连接线通过过孔与GOA单元[n]的正相时钟信号输入端CLK1的时钟信号连接线电性连接；
GOA单元[n+2]的正相时钟信号输入端CLK3的时钟信号连接线通过过孔与时钟信号总线CLKc电性连接，GOA单元[n]的反相时钟信号输入端CLKB1的时钟信号连接线通过过孔与GOA单元[n+2]的正相时钟信号输入端CLK3的时钟信号连接线电性连接；
GOA单元[n+1]的正相时钟信号输入端CLK2的时钟信号连接线通过过孔与时钟信号总线CLKb电性连接，GOA单元[n+3]的反相时钟信号输入端CLKB4的时钟信号连接线通过过孔与GOA单元[n+1]的正相时钟信号输入端CLK2的时钟信号连接线电性连接；
GOA单元[n+3]的正相时钟信号输入端CLK4的时钟信号连接线通过过孔与时钟信号总线CLKd电性连接，GOA单元[n+1]的反相时钟信号输入端CLKB2的时钟信号连接线通过过孔与GOA单元[n+3]的正相时钟信号输入端CLK4的时钟信号连接线电性连接。
完成上述连接方式的具体工艺流程请参见实施例一。
实施例三
图4为本实用新型实施例一的GOA电路的结构示意图。参照图4，所述GOA电路具有多个GOA单元1、多条时钟信号总线2、多条时钟信号连接线3、一条低电压信号Vss总线4和多条Vss连接线5，每个GOA单元1具有一正相时钟信号输入端CLK、一反相时钟信号输入端CLKB和一低电压信号输入端Vss。
GOA电路一般采用多时钟(clock)信号驱动，图4中显示的为4clock信号驱动，相应地，其具有4条时钟信号总线(CLKa、CLKb、CLKc和CLKd)。时钟信号总线2和Vss总线4一般形成在栅金属层上，时钟信号连接线3和Vss连接线5一般形成在源漏金属层上。每个GOA单元1的正相时钟信号输入端CLK和反相时钟信号输入端CLKB都分别连接有时钟信号连接线3，每个GOA单元1的低电压信号输入端Vss都连接有Vss连接线5。
图4中共示出了4个GOA单元，分别为GOA单元[n]、GOA单元[n+1]、GOA单元[n+2]和GOA单元[n+3]，与实施例一不同之处在于Vss连接线与Vss总线的连接方式不同，具体为：
GOA单元[n]的Vss连接线通过过孔与Vss总线电性连接，GOA单元[n+1]的Vss连接线通过过孔与GOA单元[n]的Vss连接线电性连接，GOA单元[n+2]的Vss连接线通过过孔与GOA单元[n+1]的Vss连接线电性连接，GOA单元[n+3]的Vss连接线通过过孔与GOA单元[n+2]的Vss连接线电性连接。
其中，各GOA单元的时钟信号连接线可以采用如下的连接方式：
GOA单元[n]的正相时钟信号输入端CLK1的时钟信号连接线通过过孔与时钟信号总线CLKa电性连接，GOA单元[n]的反相时钟信号输入端CLKB1的时钟信号连接线通过过孔与时钟信号总线CLKc电性连接；
GOA单元[n+2]的正相时钟信号输入端CLK3的时钟信号连接线通过过孔与GOA单元[n]的反相时钟信号输入端CLKB1的时钟信号连接线电性连接，GOA单元[n+2]的反相时钟信号输入端CLKB3的时钟信号连接线通过过孔与GOA单元[n]的正相时钟信号输入端CLK1的时钟信号连接线电性连接；
GOA单元[n+1]的正相时钟信号输入端CLK2的时钟信号连接线通过过孔与时钟信号总线CLKb电性连接，GOA单元[n+1]的反相时钟信号输入端CLKB2的时钟信号连接线通过过孔与时钟信号总线CLKd电性连接；
GOA单元[n+3]的正相时钟信号输入端CLK4的时钟信号连接线通过过孔与GOA单元[n+1]的反相时钟信号输入端CLKB2的时钟信号连接线电性连接，GOA单元[n+3]的反相时钟信号输入端CLKB4的时钟信号连接线通过过孔与GOA单元[n+1]的正相时钟信号输入端CLK2的时钟信号连接线电性连接。
完成上述连接方式的具体工艺流程请参见实施例一。
将图2-4与图1进行对比可以看出，本实用新型实施例的技术方案减少了时钟信号总线与时钟信号连接线之间的交叠区域的数量。一般来说，驱动信号总线的宽度在几百微米的量级，而驱动信号连接线的宽度在10微米的量级上。因此，通过减少驱动信号总线与驱动连接线之间的交叠区域的数量，更多采用驱动信号连接线与驱动信号连接线之间的交叠，能够减少交叠区域的总面积。交叠区域的总面积减少后，交叠电容也随之减少，交叠电容的减少一方面能够降低GOA电路以及液晶面板的逻辑功耗，另一方面还可以减小GOA时钟信号的延迟。
需要说明的是，本实用新型的实施例是以4clock信号驱动为基准进行的说明，所以采用了4个GOA单元为最小重复单元，但是，这并不是说只能采用4个GOA单元为最小重复单元，按照本实用新型实施例的思路，还可以根据实际需要选择不同的GOA重复单元个数。
并且，随着双栅/三栅(Dual-Gate/Triple-Gate)像素设计的逐渐普及化，GOA驱动正向着更多的时钟信号驱动方式发展。显然，时钟信号越多，图1中的交叠区域的数目就越多，采用本实用新型实施例的技术方案后，对交叠区域的数目减少的也就越多，从而对液晶面板的逻辑功耗的改善也更加明显。
最后还应当说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神范围，其均应涵盖在本实用新型的权利要求范围当中。
Claims (8)
1.一种阵列基板行驱动GOA电路，具有多个GOA单元、多条驱动信号总线和多条驱动信号连接线，其特征在于：
多个GOA单元中的第一GOA单元的一输入端连接有第一驱动信号连接线，所述第一驱动信号连接线通过过孔与第一驱动信号总线电性连接，且所述第一驱动信号连接线跨过至少一条驱动信号总线；
多个GOA单元中的第二GOA单元的一输入端连接有第二驱动信号连接线，所述第二驱动信号连接线通过过孔与所述第一驱动信号连接线电性连接。
2.如权利要求1所述的GOA电路，其特征在于，所述多条驱动信号总线中包括多条时钟信号总线，所述多条驱动信号连接线中包括多条时钟信号连接线，每个GOA单元具有正相时钟信号输入端和反相时钟信号输入端；
所述第一GOA单元的正相时钟信号输入端连接有第一时钟信号连接线，所述第一时钟信号连接线通过过孔与第一时钟信号总线电性连接；
所述第二GOA单元的反相时钟信号输入端连接有第二时钟信号连接线，所述第二时钟信号连接线通过过孔与所述第一时钟信号连接线电性连接。
3.如权利要求2所述的GOA电路，其特征在于：
所述第一GOA单元的反相时钟信号输入端连接有第三时钟信号连接线，所述第三时钟信号连接线通过过孔与第二时钟信号总线电性连接；
所述第二GOA单元的正相时钟信号输入端连接有第四时钟信号连接线，所述第四时钟信号连接线通过过孔与所述第三时钟信号连接线电性连接。
4.如权利要求2所述的GOA电路，其特征在于：
所述第二GOA单元的正相时钟信号输入端连接有第四时钟信号连接线，所述第四时钟信号连接线通过过孔与第二时钟信号总线电性连接；
所述第一GOA单元的反相时钟信号输入端连接有第三时钟信号连接线，所述第三时钟信号连接线通过过孔与所述第四时钟信号连接线电性连接。
5.如权利要求1所述的GOA电路，其特征在于，所述多条驱动信号总线中包括一条低电压信号Vss总线，每个GOA单元具有Vss输入端；
所述第一GOA单元的Vss输入端连接有第一Vss连接线，所述第二GOA单元的Vss输入端连接有第二Vss连接线；
所述第一Vss连接线与所述第二Vss连接线中的一个通过过孔与所述Vss总线电性连接；
所述第一Vss连接线与所述第二Vss连接线之间通过过孔电性连接。
6.如权利要求1至5中任一项所述的GOA电路，其特征在于：
所述驱动信号总线形成在栅金属层，所述驱动信号连接线形成在源漏金属层，所述过孔形成在钝化层。
7.一种阵列基板，其特征在于，具有如权利要求1至6中任一项所述的GOA电路。
8.一种液晶显示装置，其特征在于，具有如权利要求7所述的阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20110921 |