CN201887040U - 以pcb为基板的qfn/dfn封装之集成电路 - Google Patents

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Abstract

一种以PCB为基板的QFN/DFN封装之集成电路，包括半导体晶片、基板和用于将二者封装的封装壳；所述基板是单层双面PCB板，所述晶片位于该基板的上表面中部，该晶片的各电连接点用金属导线与位于该上表面的各焊盘一一对应焊接，所述各焊盘与位于该基板下表面或侧壁的各引脚一一对应地电连接。在基板置放晶片区域的上表面和下表面均覆有金属镀层；在该金属镀层区域内设有上下贯通的导热孔，以构成晶片的散热区；该金属镀层与所述焊盘或引脚互不导通。本实用新型的有益效果是：用BT基材的单层双面PCB板为基板代替铜制的导线框架，所制作的集成电路在模塑后无需对其引脚做电镀处理，降低了制作成本且缩短制作周期，并更利于环保。该结构在新产品试制阶段或中小批量生产中更具有制作周期短、经济、实用的突出优势。

Description

以PCB为基板的QFN/DFN封装之集成电路
技术领域
本实用新型涉及半导体器件，尤其涉及采用PCB板作为基板的QFN/DFN半导体封装。
背景技术
现有技术的QFN/DFN  (Quad Flat No-lead/Dual Flat No-lead ，四方平面无引脚/双面无引脚)封装结构制作的集成电路，参考图8至10，包括铜质导线框架6’以及其中部铜制基板61’上的半导体晶片1，用金属导线4将所述晶片1的电联接点与所述导线框架6’上集成电路的引脚221（俗称金手指）相焊接, 再用环氧树脂封装料模制密封为封装壳3,之后还须对封装的集成电路引脚进行电镀处理。所述QFN/DFN封装结权存在以下主要缺陷：
1.所述导线框架6’的制作需要专用设备，且制作周期长，成本高，特别是在新产品试制阶段或是中小批量生产时，这种长周期、高成本的问题尤为突出；
2.对引脚的电镀处理，需要专用设备，投资大，且不利于环保。
实用新型内容
本实用新型要解决的技术问题在于避免上述现有技术的不足之处而设计生产一种以PCB为基板的QFN/DFN封装之集成电路，解决现有技术中制作周期长、成本高和不环保等问题。
本实用新型为解决上述技术问题而提出的技术方案是，设计、制造一种以PCB为基板的QFN/DFN封装之集成电路，包括半导体晶片、基板和用于将二者封装为一体的封装材料；所述基板是单层双面PCB板，晶片位于该基板的上表面中部，该晶片各电连接点用金属导线与位于同一上表面的各焊盘一一对应地焊接；所述各焊盘与位于基板下表面或侧边的各引脚也一一对应地连接。
在基板置放晶片区域的上、下表面均覆有金属镀层；在该金属镀层区域内设有上下贯通的导热孔，构成晶片的散热区；所述金属镀层与所述焊盘和/或引脚不相导通。
所述导热孔的内壁覆有金属镀层，以便于基板上、下表面的金属镀层之间相互传导热量。
所述引脚附着于所述基板下表面的外沿四周，该引脚下表面凸起所述基板下表面的高度差h1不大于0.02mm。
所述引脚也可凹嵌于所述基板下表面的外沿四周，该引脚的下表面凹入所述基板下表面的高度差h2不大于0.02mm。
所述引脚或是嵌入所述基板下表面的外沿四周，该引脚的下表面与该基板下表面在同一平面上。
所述引脚外表面均有电镀层。所述PCB是用BT树脂（Bismaleimide-triazine resin，双马来酰亚胺-三嗪树脂）制成。
同现有技术相比，本实用新型的有益效果是：用BT树脂制成单层双面PCB板为基板替代铜制的导线框架，所制作的集成电路在模塑后无需对其引脚做电镀处理，既降低了基板的制作成本又缩短制作周期，并更利于环保。该结构在新产品试制阶段或中小批量生产中更显其制作周期短、经济、实用的突出优势。
附图说明    
图1 是本实用新型以PCB为基板的QFN/DFN封装之集成电路优选实施例一的主视剖视示意图；
图2是所述优选实施例一以及优选实施例二和三的俯视示意图；
图3 是所述优选实施例一以及优选实施例二和三的仰视示意图；
            图4 是图1中A部放大示意图；
图5 是所述优选实施例二主视剖视示意图；
图6 是图5中B部放大示意图；
图7是所述优选实施例三主视剖视示意图；
图8 是现有技术QFN/DFN封装集成电路的主视剖视结构示意图；
图9是现有技术QFN/DFN封装集成电路的俯视示意图；
图10是现有技术QFN/DFN封装集成电路的仰视示意图。
具体实施方式    下面，结合附图所示之优选实施例进一步阐述本实用新型。
参见图1、4和5，本实用新型之优选实施例一是，设计、制造一种以PCB为基板的QFN/DFN封装之集成电路，包括半导体晶片1、基板2和用于将二者封装的为一体的封装材料3；所述基板2是采用BT树脂制成的PCB板的单层双面板，所述晶片1位于该基板2的上表面21中部，该晶片1的各电连接点11用金属导线4与位于同一上表面21的各焊盘211一一对应焊接，所述各焊盘211与位于该基板2下表面22或侧边的各引脚221也一一对应连接。
在基板2置放晶片1区域的上表面和下表面均覆有金属镀层213、223；在该金属镀层213、223区域内设有上下贯通的导热孔23，以构成晶片的散热区；该金属镀层213、223与所述焊盘211和/或引脚211不相导通。所述导热孔23的内壁覆有金属镀层，以便于基板2的上、下表面的金属镀层213、223之间相互传导热量；同时，各导热孔23可根据需要呈网格状或星罗状分布，从而构成良好的散热结构；当晶片1工作时产生的热量传送至金属镀层213，再由通过各导热孔23传导到下表面22的金属镀层223，达到散热的效果。所述金属层223边沿处设集成电路标记点10，方便使用时辨别。
参考图4，所述集成电路引脚221附着于所述基板下表面22的外沿四周，该引脚221水平面凸起与所述下表面22间高度差h1不大于0.02mm。这种设计，有利于制成的集成电路在实际与PCB板焊接时，便于焊锡的准确定位，减少连锡，提高焊接质量。
参考图2、3、5和6，本实用新型的优选实施二是，所述集成电路的结构与优选实施例一基本相似，所不同在于：所述集成电路引脚221是凹嵌于所述基板下表面22的四周，该引脚221的下表面凹入所述基板的下表面22间高度差h2不大于0.02mm。
参考图2、3和7，本实用新型的优选实施三与前述各实施基本想似，不同之处在于：：所述集成电路引脚221嵌入所述基板下表面22的外沿四周上，该引脚221下表面与该基板之下表面22在同一水平面上。
另一实施例是，可将所述集成电路引脚221设置在基板的侧边壁上，其他结构与上述的其他实例相同。
在上述各实施中，所述集成电路引脚221外表面有电镀层，该镀层在制作基板时即进行电镀处理，进而上述各实施例中，当所述晶片2绑定（bonding）于所述基板2上后，采用环氧树脂模制后，即不需再对集成电路引脚221实施电镀。
上述过程为本实用新型优选实现过程，本领域的技术人员在本实用新型基本上进行的通常变化和替代包含在本实用新型的保护范围之内。

Claims (6)

1.一种以PCB为基板的QFN/DFN封装之集成电路，包括半导体晶片（1）、基板（2）和用于将二者封装为一体的封装材料（3）；其特征在于：
所述基板（2）是单层双面PCB板，晶片（1）位于该基板（2）的上表面（21）中部，该晶片（1）各电连接点（11）用金属导线（4）与位于同一上表面的各焊盘（211）一一对应地焊接；所述各焊盘（211）与位于基板（2）下表面（22）或侧边的各引脚（221）也一一对应地连接；
在基板（2）置放晶片（1）区域的上、下表面均覆有金属镀层（213、223）；在该金属镀层（213、223）区域内设有上下贯通的导热孔（23），构成晶片的散热区；所述金属镀层（213、223）与所述焊盘（211）和/或引脚（221）不相导通。
2.按照权利要求1所述的以PCB为基板的QFN/DFN封装之集成电路，其特征在于：
        所述导热孔（23）的内壁覆有金属镀层，以便于基板（2）上、下表面的金属镀层（213、223）之间相互传导热量。
3.按照权利要求1所述的以PCB为基板的QFN/DFN封装之集成电路，其特征在于：
        所述引脚（221）附着于所述基板下表面（22）的外沿四周，该引脚（221）下表面凸起所述基板下表面（22）的高度差h1不大于0.02mm。
4.按照权利要求1所述的以PCB为基板的QFN/DFN封装之集成电路，其特征在于：
        所述引脚（221）是凹嵌于所述基板下表面（22）的外沿四周，该引脚（221）的下表面凹入所述基板下表面（22）的高度差h2不大于0.02mm。
5.按照权利要求1所述的以PCB为基板的QFN/DFN封装之集成电路，其特征在于：
        所述引脚（221）嵌入所述基板下表面（22）的外沿四周，该引脚（221）的下表面与该基板下表面（22）在同一平面上。
6.按照权利要求1所述的以PCB为基板的QFN/DFN封装之集成电路，其特征在于：
       所述引脚（221）外表面均有电镀层。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103200805A (zh) * 2013-04-03 2013-07-10 张家港市华力电子有限公司 密闭壳体中电子器件的散热结构
CN103747610A (zh) * 2013-12-24 2014-04-23 苏州欢颜电气有限公司 一种pcb散热焊盘
CN104016296A (zh) * 2014-06-14 2014-09-03 山东华芯半导体有限公司 一种封装结构和该封装结构的封装方法
CN106231781A (zh) * 2016-07-28 2016-12-14 广东欧珀移动通信有限公司 Pcb板、pcb板的制造方法及移动终端
US9929101B2 (en) 2014-04-28 2018-03-27 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic assembly comprising a carrier structure made from a printed circuit board
CN109712955A (zh) * 2018-11-23 2019-05-03 华为技术有限公司 一种基于pcb本体出引脚的封装模块及其制备方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103200805A (zh) * 2013-04-03 2013-07-10 张家港市华力电子有限公司 密闭壳体中电子器件的散热结构
CN103747610A (zh) * 2013-12-24 2014-04-23 苏州欢颜电气有限公司 一种pcb散热焊盘
US9929101B2 (en) 2014-04-28 2018-03-27 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic assembly comprising a carrier structure made from a printed circuit board
CN104016296A (zh) * 2014-06-14 2014-09-03 山东华芯半导体有限公司 一种封装结构和该封装结构的封装方法
CN104016296B (zh) * 2014-06-14 2016-04-06 山东华芯半导体有限公司 一种封装结构和该封装结构的封装方法
CN106231781A (zh) * 2016-07-28 2016-12-14 广东欧珀移动通信有限公司 Pcb板、pcb板的制造方法及移动终端
CN109712955A (zh) * 2018-11-23 2019-05-03 华为技术有限公司 一种基于pcb本体出引脚的封装模块及其制备方法
US11641072B2 (en) 2018-11-23 2023-05-02 Huawei Technologies Co., Ltd. PCB-pinout based packaged module and method for preparing PCB-pinout based packaged module

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