CN201408757Y - 应用于SiP系统封装的载板芯片封装结构 - Google Patents

应用于SiP系统封装的载板芯片封装结构 Download PDF

Info

Publication number
CN201408757Y
CN201408757Y CN 200920044811 CN200920044811U CN201408757Y CN 201408757 Y CN201408757 Y CN 201408757Y CN 200920044811 CN200920044811 CN 200920044811 CN 200920044811 U CN200920044811 U CN 200920044811U CN 201408757 Y CN201408757 Y CN 201408757Y
Authority
CN
China
Prior art keywords
chip
pad
support plate
plate chip
carrier plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN 200920044811
Other languages
English (en)
Inventor
王新潮
陈一杲
李宗怿
严翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN 200920044811 priority Critical patent/CN201408757Y/zh
Application granted granted Critical
Publication of CN201408757Y publication Critical patent/CN201408757Y/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Wire Bonding (AREA)

Abstract

本实用新型涉及一种应用于SiP系统封装的载板芯片封装结构，用于将芯片上的焊盘转移。它包括多颗芯片，多颗芯片进行三维空间上的堆叠，所述封装结构还包括有载板芯片(U2)，所述载板芯片(U2)依附在需要进行焊盘转移的芯片的上层或下层，所述需要进行焊盘转移的芯片的焊盘用引线键合的方式与所述载板芯片(U2)上的焊盘相连，再通过载板芯片(U2)内的电路连接到载板芯片(U2)有空间引线键合的焊盘上，然后将所述有空间引线键合的焊盘用引线键合到基板。本实用新型封装结构能将芯片上的焊盘通过载板芯片转移。

Description

应用于SiP系统封装的载板芯片封装结构
(一)技术领域
本实用新型涉及一种芯片封装结构。属电子封装技术领域。
(二)背景技术
SiP(System in Package系统级封装)封装是指将多个具有不同功能的主动组件与被动组件，以及诸如微机电系统(MEMS)、光学(Optic)组件等其它组件组合在同一封装中，成为可提供多种功能的单颗标准封装的组件，形成一个系统或子系统。
SiP封装在同一封装产品内实现多种系统功能的高度整合。因此SiP封装产品内大多集成多个芯片、被动元件等，通过引线(大多是金线)键合的方式将芯片的焊盘与基板上的焊盘连接起来，再通过基板上的电路线连接其它芯片、阻容或其它元器件，从而实现整个系统的电气连接。
由于市场对SiP封装产品的集成度要求越来越高，产品的外形尺寸也越来越小。很多SiP封装产品为了缩小外形尺寸、降低成本、增加产品功能、提高产品的竞争力，大多会在封装体内采用芯片堆叠技术，将多颗芯片进行三维空间上的堆叠，加上磨片工艺的成熟，芯片可以磨得很薄(通常在80um以内)，这样可以充分利用产品的有效集成空间。
然而在芯片堆叠时，不是所有的芯片都可以进行堆叠，由于不同芯片的外形尺寸和芯片上的焊盘的分布位置不理想，常常会出现芯片直接堆叠后不能引线健合的现象，这对于标准外形尺寸或空间有限的封装产品而言，往往会导致其封装方案无法实现。
主要原因如下：
1、下层芯片相对于上层芯片而言，外形尺寸太大，所以从芯片的焊盘键合到基板的焊盘需要较长的引线，如图1，芯片U3下边缘的焊盘要键合到基板上必须经过芯片U1，由于芯片U1太大，键合的线长要大于7.1mm，这种方式不但增加了封装成本，而且可能会由于后道塑封工序的工艺问题出现金线冲弯、短路、脱球等现象，从而导致产品失效。
2、上下两层芯片的焊盘分布都在同一方向，且其中一颗芯片的焊盘键合线的密度比较高，若另一颗芯片要在同方向键合到此处，容易出现短路现象。如图2，芯片U3右边的焊盘不能键合到基板上，因为芯片U1右边的焊盘键合线非常密集，很难在这个区域将芯片U3右边的焊盘键合到基板上。
3、芯片焊盘由于空间的限制，不能通过引线键合的方式连接到基板上，导致芯片无法集成到封装产品内，严重时无法实现封装方案。如图3，芯片U1距U4芯片和Y1元件边缘只有200um，U1上的焊盘无法键合到基板上，导致产品封装方案无法实现。
由于上述空间的限制都有可能导致某些芯片无法堆叠键合或无法封装入产品内，如果找不到可替代的、便于键合的芯片，会导致产品封装方案无法实现。
(三)发明内容
本实用新型的目的在于克服上述不能堆叠键合或无空间键合的不足，提供一种能将芯片上的焊盘的应用于SiP系统封装的载板芯片封装结构。
本实用新型的目的是这样实现的：一种应用于SiP系统封装的载板芯片封装结构，包括多颗芯片，将多颗芯片进行三维空间上的堆叠，其特征在于：所述封装结构还包括有载板芯片，将载板芯片依附在需要进行焊盘转移的芯片上，所述载板芯片附于需要进行焊盘转移的芯片的上层或下层，将需要进行焊盘转移的芯片的焊盘用引线键合的方式与所述载板芯片上的焊盘相连，再通过载板芯片内的电路连接到载板芯片有空间引线键合的焊盘上，然后进行引线键合到基板。
本实用新型通过芯片焊盘的转移，充分利用封装产品的空余空间进行引线键合，从而实现缩小产品封装尺寸或在固定产品尺寸内封入复杂系统的目的。
由于磨片工艺的成熟，载板芯片可以磨得很薄(通常在80um以内)，因此可以有效提高产品封装空间的利用率，特别适合应用于有封装厚度和外形尺寸限制的产品，如MiroSD卡、SIM卡等，加上芯片的热性能和电气性能较为稳定，封装产品的性能不会因载板采用其它材料而导致热性能和电气性能的下降。
(四)附图说明
图1为以往多个芯片上下堆叠封装结构一示意图。
图2为以往多个芯片上下堆叠封装结构二示意图。
图3为以往多个芯片上下堆叠封装结构三示意图。
图4为本实用新型应用于SiP系统封装的载板芯片封装结构一示意图。
图5为图4中载板芯片U2内焊盘转移电路一示意图。
图6为方案一封装产品内键合线连接图。
图7为方案一载板芯片U2电路示意图。
图8为方案二封装产品内键合线连接图。
图9为方案二载板芯片U2电路示意图。
(五)具体实施方式
方案一：
如图6，芯片U3是四边焊盘都需要引线键合，由于芯片U1的外形尺寸较大，如果U3直接堆在芯片U1上，U3上边焊盘会由于芯片U1边缘距封装产品外形边缘很近，无处引线键合，U3下边焊盘会由于键合线太长(距可键合的位置大约在4.63mm)，导致封装工艺不稳定致使其产品失效，因此U3和U1的外形尺寸和焊盘的分布位置不理想而不能直接堆叠在一起，从而导致封装方案可能无法实现。
本方案上层芯片U3的焊盘通过键合线与载板芯片U2中间的焊盘相连，载板芯片U2中间的焊盘通过芯片内部连接电路与载板芯片U2的左边焊盘相连(见图7载板芯片电路连接线)，由于载板芯片U2左边有空间引线键合，载板芯片U2的左边焊盘再通过键合线与基板相连，最终通过基板上的电气线路连接，实现整个系统的相连。
此方案通过载板芯片U2，实现芯片U3焊盘的转移，从而实现芯片U3与芯片U1的堆叠引线键合，并最终实现产品的封装方案。
方案二：
参见图8，封装产品元器件较多，芯片U1的外形尺寸较大，且芯片U1的焊盘的分布位置不理想，无位置可引线键合，从而导致封装方案可能无法实现。
本方案通过芯片U1上层依附载板芯片U2，芯片U1的焊盘通过键合线与载板芯片U2下边的焊盘相连，载板芯片U2下边的焊盘通过内部电气线路与载板芯片U2右边的焊盘相连(见图9载板芯片资料)，由于载板芯片U2右边有空间引线键合，因此载板芯片U2的右边焊盘可通过键合线与基板相连，最终通过基板上的线路实现整个系统的相连。
此方案通过载板芯片U2实现芯片U1焊盘点的转移，从而实现了在有限空间内封入芯片U1的目的，并最终实现产品的封装方案。
方案三：
如图4实例举例，芯片U1相对于芯片U3的尺寸较大，芯片U3是一颗需要四边引线键合的芯片，如果将芯片U3直接堆叠在芯片U1上，芯片U3的上下两边焊盘无法键合到基板上，因此在芯片U3下层依附载板芯片U2，利用载板芯片U2将芯片U3原来四边引线键合的焊盘转移到芯片U2的左边焊盘上(如图4、5)。
另外芯片U1边缘距芯片U4和芯片U5元器件很近，无处引线键合，因此芯片U1引线键合到载板芯片U2上，并通过载板芯片U2的内部连接电路(如图5)，将芯片U1下边的焊盘转移到U2载板芯片右边有空间引线键合的焊盘上。
此方案通过载板芯片U2实现上层芯片U3焊盘和下层芯片U4焊盘的转移，从而实现了在有限空间内封入芯片U1和U3的目的，并最终实现产品的封装方案。

Claims (1)

1、一种应用于SiP系统封装的载板芯片封装结构，包括多颗芯片，多颗芯片进行三维空间上的堆叠，其特征在于：所述封装结构还包括有载板芯片(U2)，所述载板芯片(U2)依附在需要进行焊盘转移的芯片的上层或下层，所述需要进行焊盘转移的芯片的焊盘用引线键合的方式与所述载板芯片(U2)上的焊盘相连，再通过载板芯片(U2)内的电路连接到载板芯片(U2)有空间引线键合的焊盘上，然后将所述有空间引线键合的焊盘用引线键合到基板。
CN 200920044811 2009-05-20 2009-05-20 应用于SiP系统封装的载板芯片封装结构 Expired - Lifetime CN201408757Y (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200920044811 CN201408757Y (zh) 2009-05-20 2009-05-20 应用于SiP系统封装的载板芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200920044811 CN201408757Y (zh) 2009-05-20 2009-05-20 应用于SiP系统封装的载板芯片封装结构

Publications (1)

Publication Number Publication Date
CN201408757Y true CN201408757Y (zh) 2010-02-17

Family

ID=41679703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200920044811 Expired - Lifetime CN201408757Y (zh) 2009-05-20 2009-05-20 应用于SiP系统封装的载板芯片封装结构

Country Status (1)

Country Link
CN (1) CN201408757Y (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102004940A (zh) * 2010-11-30 2011-04-06 天水华天科技股份有限公司 一种高密度sim卡封装件及其生产方法
CN102820278A (zh) * 2012-08-31 2012-12-12 无锡中科龙泽信息科技有限公司 多芯片qfn封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102004940A (zh) * 2010-11-30 2011-04-06 天水华天科技股份有限公司 一种高密度sim卡封装件及其生产方法
CN102004940B (zh) * 2010-11-30 2013-01-09 天水华天科技股份有限公司 一种高密度sim卡封装件的生产方法
CN102820278A (zh) * 2012-08-31 2012-12-12 无锡中科龙泽信息科技有限公司 多芯片qfn封装结构
CN102820278B (zh) * 2012-08-31 2015-11-04 无锡中科龙泽信息科技有限公司 多芯片qfn封装结构

Similar Documents

Publication Publication Date Title
CN1139116C (zh) 集成电路封装及具有该封装的计算机系统
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
KR100564585B1 (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
CN104081519B (zh) 半导体芯片堆叠组件
KR101797079B1 (ko) Ｐｏｐ 구조의 반도체 패키지
CN102790042B (zh) 半导体芯片堆叠构造
CN1241032A (zh) 高集成度芯片上芯片封装
KR20150054551A (ko) 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지
CN103262237A (zh) 具有中部触点并改善热性能的增强堆叠微电子组件
CN101477979B (zh) 多芯片封装体
CN101467253A (zh) 具有顶底互连的可堆叠式ic封装
CN103681458A (zh) 一种制作嵌入式超薄芯片的三维柔性堆叠封装结构的方法
CN102034775A (zh) 采用分段金线架构的半导体封装构件
CN108074885A (zh) 一种多芯片模块封装结构
CN201408757Y (zh) 应用于SiP系统封装的载板芯片封装结构
CN101572238A (zh) 应用于SiP系统封装的载板芯片封装工艺
CN101236940B (zh) 重配置线路层的线路结构
CN101840896B (zh) 一种倒装焊高散热球型阵列封装结构
CN103227164A (zh) 半导体封装构造及其制造方法
US6943438B2 (en) Memory card having a control chip
US11373977B1 (en) System-in-package (SiP) with vertically oriented dielets
CN103715149B (zh) 外围沟槽传感器阵列封装
CN203774319U (zh) 堆叠式封装结构
WO2008060816A2 (en) Stackable micropackages and stacked modules
CN211150559U (zh) 多芯片封装模组

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20100217