CN103715149B - 外围沟槽传感器阵列封装 - Google Patents

外围沟槽传感器阵列封装 Download PDF

Info

Publication number
CN103715149B
CN103715149B CN201310447398.9A CN201310447398A CN103715149B CN 103715149 B CN103715149 B CN 103715149B CN 201310447398 A CN201310447398 A CN 201310447398A CN 103715149 B CN103715149 B CN 103715149B
Authority
CN
China
Prior art keywords
substrate
peripheral groove
conductive trace
thinning
trace
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310447398.9A
Other languages
English (en)
Other versions
CN103715149A (zh
Inventor
S·X·阿诺德
M·E·拉斯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Computer Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Computer Inc filed Critical Apple Computer Inc
Publication of CN103715149A publication Critical patent/CN103715149A/zh
Application granted granted Critical
Publication of CN103715149B publication Critical patent/CN103715149B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Abstract

外围沟槽传感器阵列封装的一个实施例可以包括减薄衬底器件，减薄衬底器件包括在所述器件的边缘附近形成的可以被配置为比减薄衬底器件的中央部分薄的外围沟槽。外围沟槽可以包括可以耦连到包括在减薄衬底器件中的电元件的接合焊盘。减薄衬底器件可以被附着到核心层，核心层又可以支撑一个或多个树脂层。核心层和树脂层可以形成印刷电路板装配件、柔性电缆装配件或独立模块。

Description

外围沟槽传感器阵列封装
技术领域
所描述的实施例一般地涉及电子模块，更具体地说，涉及包括具有外围边缘沟槽的减薄衬底（thinned substrate）的电子模块。
背景技术
集成电路早已成为许多电子设计的中流砥柱。包括特定应用集成电路（ASIC）、现场可编程门阵列和传感器的许多产品，诸如处理器、存储器、定制电子设计，使用集成电路器件技术来制造这些产品。集成电路技术可以批量地生产器件，该生产通常在一般被称为晶片（wafer）的衬底上进行。可从晶片分离各个单独器件，以形成包括该器件的管芯。
典型的晶片厚度可介于500到750微米之间。对于一些应用，可能需要更小的厚度，所以晶片可被减薄以减少相关器件的最终厚度。由于传统的安装方法可能要使用相对大的体积，所以安装减薄器件可能是有问题的，通过使用减薄衬底器件而获得的任何尺寸优势会被失去。此外，安装方法需要在不增加过多厚度的情况下高效地提供向减薄器件以及从减薄器件耦合电力和信号的方法。
因此，需要一种用于支撑和安装减薄衬底器件并向减薄器件以及从减薄器件耦合电力和信号的具有高空间效率的方法。
发明内容
本文描述涉及减薄衬底器件和被配置来支撑减薄衬底器件的模块的各种实施例。
用于减薄器件的电路模块可以包括核心层、包括中央区域和至少一个外围边缘沟槽的减薄衬底器件，所述至少一个外围边缘沟槽比中央区域薄，并且可以包括接合焊盘（bond pad）。减薄衬底器件可以被接合到核心层。第一树脂层可以靠近减薄衬底器件被放置在核心层上，并可以具有与减薄衬底器件的顶表面在一个平面上的表面。第二树脂层可以在减薄衬底器件的相反侧被放置在核心层上。焊盘层可以被设置在第二树脂层上。
在另一个实施例中，用于形成减薄衬底的模块的方法可以包括以下步骤：接收减薄衬底器件，将所述器件接合到核心层，将树脂层靠近减薄衬底器件而放置在核心层上以使得树脂层的一个表面与减薄衬底器件的表面在一个平面上，将外围沟槽区域上的接合焊盘耦连到第一层上的导电迹线，将第二层放置在核心层上与减薄衬底器件相反的一侧，以及将导电迹线耦连到电接触部。
在另一个实施例中，低剖面（low-profile）电路模块可以包括具有中央区域和至少一个外围沟槽区域的减薄衬底器件，所述至少一个外围沟槽比中央区域薄，并且包括接合焊盘。电路模块可以进一步包括具有被配置为在尺寸和形状上与减薄衬底器件相符合的阶梯状开口的支撑衬底。支撑衬底可以包括与外围沟槽区域耦连的表面。通孔可以将外围沟槽区域上的接合焊盘耦连到导电迹线。
通过下面结合附图的详细描述，本发明的其他方面和优点将变得明晰。附图通过示例的方式描述了所描述的实施例的原理。
附图说明
通过下面结合附图的详细描述，实施例将很容易地被理解，附图中，相同的标号表示相同的结构元件。
图1是示出了根据说明书中所描述的一个实施例的减薄器件的顶视图的简化示意图。
图2示出了减薄器件的侧视图。
图3是安装在腔体内的减薄器件的剖视图。
图4是安装在腔体内的减薄器件的另一个实施例的剖视图。
图5是减薄器件模块的一个实施例的剖视图。
图6是减薄器件模块的另一个实施例的剖视图。
图7是减薄器件模块的又一个实施例的剖视图。
图8是低剖面的减薄器件模块的剖视图。
图9是用于减薄衬底器件电路模块的方法步骤的流程图900。
具体实施方式
本节中描述了根据本申请的方法和装置的代表性应用。提供这些示例仅为了增加上下文并辅助对所描述的实施例的理解。因此，对本领域的技术人员来说明显的是，所描述的实施例可以在没有一些或所有这些特定细节的情况下实践。在其他情况下，没有详细描述公知的工艺步骤，以避免不必要地模糊所描述的实施例。其他应用是可能的，因此下面的示例不应该被理解为限制。
在下面的详细描述中，参考了附图，这些附图构成了描述的一部分，并且在附图中以说明的方式示出了根据所描述的实施例的特定实施例。虽然足够详细地描述了这些实施例，以使本领域的技术人员可以实践所描述的实施例，但应当理解的是，这些实施例并非限制；因此，也可以使用其他的实施例，并且可以在不脱离所描述的实施例的精神和范围的情况下做出变型。
使用众所周知的集成电路技术而制造的电器件是在晶片上生产的，晶片厚度通常介于500到750微米之间。对于一些应用，这可能是过厚的，电器件可被减薄以提供更理想的厚度。然而，安装减薄的器件可能是有问题的，而且当使用传统的印刷电路板安装技术时，由减薄衬底而来的任何体积收益可能会失去。
空间效率更高的减薄衬底方案的一个方法在减薄衬底器件的边缘附近形成一个或多个外围沟槽区域。外围沟槽区域可以比减薄器件的其他区域薄，并可以容纳可提供到减薄器件和来自减薄器件的电连接的接合焊盘（bond pad）。减薄器件然后可以被安装在树脂层的叠层内，树脂层的叠层可以支撑可耦连到外围沟槽区域中的接合焊盘的导电元件，诸如迹线。
图1是示出了根据说明书中所描述的一个实施例的减薄的器件102的顶视图的简化示意图100。减薄器件102可以是形成在衬底上的诸如传感器或集成电路的电部件，衬底稍后可以被减薄。普通的衬底可以是硅和砷化镓，然而任何其他技术上可行的衬底都可以被使用。减薄器件102可以包括中央区域106。中央区域106可以构成减薄器件102的大部分区域。减薄器件102也可以包括一个或多个外围沟槽区域104。所示的减薄器件102包括设置在减薄器件102的边缘上的四个外围沟槽区域104。外围沟槽区域可以是相对于减薄衬底102的其他区域在高度上较低的衬底区域。
如图1所示，中央区域106可以包括接合焊盘110。接合焊盘110可以被耦连到减薄器件102内的电节点和电路来控制与包括在中央区域106中的电路的电力和数据传送。外围沟槽区域104可以被用来将外部信号耦合到减薄器件102以及从减薄器件102耦合外部信号。在一个实施例中，诸如激光焊盘114的焊盘可以被设置到外围沟槽区域104上。激光焊盘114可以被用来将来自诸如其他印刷电路或柔性电路板的其他源的信号耦合到减薄器件102。如图所示，接合焊盘110可以相对接近激光焊盘114，并允许接合迹线116相对垂直于外围沟槽区域104而被布线。在其他实施例中，接合迹线116可以穿越中央区域106和/或外围沟槽区域104，来将接合焊盘110耦连到激光焊盘114。
减薄器件102还可以包括设置在外围沟槽区域104中的导线接合焊盘112。类似于激光焊盘114，导线接合焊盘112可以通过接合迹线116来将信号耦合到减薄器件102以及从减薄器件102耦合信号。如图所示，接合迹线116可以相对垂直地被布线；然而，在其他实施例中，接合迹线116也可以以任何技术上可行的角度穿越中央区域106和外围沟槽区域104。
图2示出了减薄器件102的侧视图200。更清楚地示出了接合迹线116在外围沟槽区域104与中央区域106之间穿越。外围沟槽区域104可以被以任何在技术上可行的方法来形成。在一个实施例中，外围沟槽区域可以以深反应离子蚀刻（DRIE）来形成。侧视图200可以更清楚地说明外围沟槽区域104与中央区域106之间的高度差。这个高度差可以有利地被用于支撑减薄器件102，同时还将信号耦合到减薄器件102以及从减薄器件102耦合信号。
图3是安装在腔体内的减薄器件102的剖视图300。在一个实施例中，腔体可以被形成在印刷电路板（PCB）310内。腔体可以通过将减薄器件102附着（attach）到第一层，并接着在减薄器件102周围布置一个或多个层而形成。在这个示例中，减薄器件102用粘接剂304被耦连到核心层302。
在一个实施例中，另一个层可以被布置为邻近核心层302，以使得该附加层的至少一个表面可以与减薄器件102的顶部在一个平面上。在其他实施例中，多于一个的层可以被设置在核心层302之上。返回到图3，第一层306和第二层308被设置在核心层302之上。如图所示，第二层308被配置以使得第二层308的一个表面与减薄器件102的顶部在一个平面上。这些层可以由树脂、树脂复合材料、印刷电路板的预浸渍（预浸料坯）材料或任何其他技术上可行的材料组成。
第一层306和第二层308可以包括设置在每个层的每个表面上的导电层。导电迹线可以形成在导电层上，导电层又可以将电力和信号传送到减薄硅片102以及从减薄硅片102传送电力和信号。激光通孔320可以被形成并可以接触激光焊盘114。激光通孔320可以将激光焊盘114耦连到导电迹线322，从而将信号从激光通孔320路由到印刷电路板310上的其他位置。导电迹线和迹线层可以是铜、铝、锡或任何其他导电材料。任何技术上可行的技术可以被用来将激光焊盘114、导线接合焊盘112（未示出）或包括在减薄器件102中的其他接触部放置、布线以及耦连到印刷电路板310中的其他区域。如图所示，附加层可以邻近核心层302的第二侧而布置。导电迹线层也可以被设置在这些附加层的表面上。
由于减薄器件102有利地是贴附在PCB310内，因此电信号可以容易地耦合到诸如激光焊盘114的适当的接合焊盘。在一个实施例中，PCB310可以是刚性PCB、刚柔结合PCB、柔性PCB或任何其他技术上可行的叠层结构。可以根据需要使用公知的PCB制造技术来添加附加的树脂层。在这个示例中，示出了附加层被设置为邻近核心层302的（相对于第一和第二层306和308的）相反侧。
图4是安装在腔体内的减薄器件102的另一个实施例的剖视图400。图4所示的装配件的构造基本上与图3的类似，其中减薄器件102用粘接剂304接合到核心302。此外，可以用粘接剂404将盖402附着在减薄器件102之上。在一个实施例中，盖402可以是透明的、相对透明的、或半透明的。透明的盖402可以允许中央区域106至少部分地暴露在环境中，当减薄器件102是传感器时，这会是有用的配置。
图5是减薄器件模块510的一个实施例的剖视图500。减薄器件102可以被布置为与诸如树脂层的一个或多个层配合以形成模块，该模块又可以被安装到PCB或其他适当的衬底。在其他实施例中，减薄器件102可以如上所描述地被安装在PCB内。层可以由树脂、树脂复合物、预浸料坯或任何其他技术上可行的材料组成。如前面所描述的，减薄器件102已经用粘接剂304安装到核心层302。减薄器件102可以包括一个或多个外围边缘沟槽区域104，外围边缘沟槽区域104又可以包括用沟槽迹线116耦连到减薄器件102内的电元件的诸如激光接合焊盘114的接合焊盘。诸如第一层306和第二层308的附加层可以被设置在核心层302之上，以使得一个层（在本例中是第二层308）可以被配置为使得至少一个表面与减薄器件102的顶部基本在一个平面上。诸如第三层506和第四层508的附加层可以邻近核心层302的第二侧。
在一个实施例中，减薄器件模块510可以包括设置在任何层的任何表面之上的导电材料。可以使用导电材料来形成可以被配置来将电信号和电力传送到减薄器件102以及从减薄器件102传送电信号和电力的迹线或迹线层。减薄器件模块510可以包括通孔，诸如激光通孔320，其可以被配置来将设置在外围沟槽区域104上的接合焊盘耦连到导电迹线322或迹线层。通孔还可以被用来将信号从第一迹线或迹线层耦合到第二迹线或迹线层。例如，如果减薄器件模块510被配置为使得导电迹线或迹线层只是放置在外表面上（两导电层的设计），则穿透式通孔512可以被用来在外表面之间耦连迹线或迹线层。另选地，如果减薄器件模块510包括多于两个的导电层（多层设计），则其他类型的通孔可以被用来耦连导电迹线或迹线层。例如，堆叠的微通孔514、堆叠的激光通孔、隐藏通孔或任何其他可行的技术可以被用来在导电元件之间耦合信号。
图6是减薄器件模块510的另一个实施例的剖视图600。在这个实施例中，可以用粘接剂404将透明的盖402附着到减薄器件模块510。形成连接盘网格阵列（land grid array）602的诸如焊盘的一个或多个电接触部可以被设置在外表面上。连接盘网格阵列焊盘602可以被耦连到一个或多个导电层或迹线，该一个或多个导电层或迹线被进一步耦连到设置在外围沟槽区域104上的接合焊盘。在另一个实施例中，导电球604可以被设置在外表面上以形成电接触部。导电球604可以是金属球或覆盖有导电涂层或外壳的树脂球。在又一个实施例中，导电球604可以是芯片级封装（CSP）球。在又一个实施例中，导电球604可以是导电接触凸块。在一个实施例中，重分布（redistribution）层606可以被用来将特定的信号路由到特定的焊盘602或球604。虽然重分布层606被示出为外层，其可以被实现在减薄器件模块510内的任何其他层上。
图7是减薄器件模块510的又一个实施例的剖视图700。在这个实施例中，腔体706可以形成在外围沟槽区域104附近的区域中。在腔体706中，接合导线702可以将诸如激光接合焊盘114的接合焊盘耦连到导电层704。在图7所示的例子中，导电层704被设置在核心层302的第一侧上，但在其他实施例中，接合导线702可以将接合焊盘114耦连到减薄器件模块510内的任何层。在接合导线702被附着到激光接合焊盘114和导电层704之后，腔体706可以被以诸如环氧树脂、热固性树脂、热塑性材料或硅的任何技术上合适的填充料来填充。导电层704可以如之前在图5和图6中描述的通过通孔而被耦连到任何其他导电层。虽然未示出，但是盖402也可以附着到减薄器件模块510的这个实施例中。
图8是低剖面的减薄器件模块810的剖视图800。减薄器件102可以贴附到形成在衬底802中的开口。在一个实施例中，衬底802可以是柔性电缆、刚柔结合电缆、单层或多层PCB或者任何其他技术上合适的衬底。开口可以在尺寸和形状上与减薄器件102基本相符合。在一个实施例中，衬底802的表面804可以被配置来接触并贴附到减薄器件102的外围沟槽区域104。通孔806可以将外围沟槽104上的接合焊盘耦连到一个或多个导电层808。在一些实施例中，诸如导电球604或连接盘图案（land pattern）（未示出）的电接触部可以被设置在衬底802的一个表面上来为减薄器件102提供电接触。在一个实施例中，衬底802可以被配置为具有与减薄器件102类似的厚度。这样的布置可以为减薄器件102提供低剖面的安装方案，该安装方案在竖直空间有限的情况下可能是有用的。
图9是用于减薄衬底器件电路模块的方法步骤的流程图900。本领域的技术人员会理解，被配置来以任何顺序执行这些方法步骤的任何系统都落入该描述的范围。该方法可以在步骤902开始，在步骤902中接收减薄衬底器件102。在步骤904中，可以将减薄衬底器件102接合到或附着到核心层302。在一个实施例中，可以用粘接剂304将减薄衬底器件102附着到核心层。在步骤906中，将第一树脂层设置在核心层302的第一侧之上并围绕减薄衬底器件102。在一个实施例中，第一树脂层可以包括可以与减薄器件102的上表面基本在一个平面上的第一表面。在步骤908中，可以在减薄衬底器件102包括的接合焊盘与一个或多个导电层之间形成电连接。在一个实施例中，可以使用通孔来将接合焊盘耦连到所述一个或多个导电层。在步骤910中，可以紧邻核心层302的第二侧来设置第二树脂层。在步骤912中，可以将所述一个或多个导电层上的信号耦合到一个或多个电接触部。
所描述的实施例的各个方面、实施例、实施方式或特征可以被单独使用或以任何组合使用。所描述的实施例的各个方面可以由软件、硬件或硬件和软件的组合来实施。所描述的实施例还可以被具体实现为用于控制制造操作的计算机可读介质上的计算机可读代码，或者被具体实现为用于控制制造线的计算机可读介质上的计算机可读代码。计算机可读介质是可以存储其后可以由计算机系统读取的数据的任何数据存储设备。计算机可读介质的示例包括只读存储器、随机存取存储器、CD-ROM、HDD、DVD、磁带和光学数据存储设备。计算机可读介质也可以分布在网络耦合的计算机系统上，以使得计算机可读代码以分布式方式来存储和执行。
出于解释的目的，前面的描述使用了特定的术语来提供对所描述的实施例的透彻理解。然而，对本领域的技术人员来说明显的是，为了实践所描述的实施例，不需要这些特定的细节。因此，给出前面的特定实施例的描述是出于说明和描述的目的。它们并非旨在穷举或将所描述的实施例限制为所公开的精确形式。对本领域的普通技术人员明显的是，根据上述教导，许多修改和变型是可能的。

Claims (20)

1.一种减薄器件模块，包括：
减薄器件，所述减薄器件包括第一衬底和第二衬底，所述第一衬底设置在第二衬底之上，所述第一衬底包括：
平面表面，该平面表面具有适合作为用于传感器的接口的部分暴露的区域和第一接合焊盘；
斜面边缘，限定所述平面表面的外周；以及
第一导电迹线，越过所述斜面边缘并将所述第一接合焊盘连接到所述第二衬底上的第二接合焊盘；以及
第三衬底，所述第三衬底被设置为至少邻近所述减薄器件，所述第三衬底包括用于将所述第二接合焊盘连接到第二导电迹线的通孔，其中所述第二导线迹线位于所述第三衬底的与所述第二接合焊盘相反的一侧。
2.根据权利要求1所述的减薄器件模块，其中所述减薄器件被配置为贴附到所述第三衬底中的开口。
3.根据权利要求1所述的减薄器件模块，其中所述第二衬底包括：
与所述斜面边缘接界的外围沟槽区域，其中所述第一导电迹线从所述外围沟槽区域的平面表面在所述斜面边缘之上以相对于所述外围沟槽区域的所述平面表面小于90度的角度延伸。
4.根据权利要求1所述的减薄器件模块，其中所述第一导电迹线邻近所述部分暴露的区域，并且从所述平面表面在所述斜面边缘之上以相对于所述平面表面大于180度的角度延伸。
5.根据权利要求1所述的减薄器件模块，其中所述部分暴露的区域的表面积小于所述第二衬底的表面积。
6.根据权利要求1所述的减薄器件模块，其中所述第三衬底的厚度基本等于所述减薄器件的厚度。
7.一种传感器，包括：
衬底器件，所述衬底器件包括：
中央区域，具有斜面外周和部分暴露的表面，
外围沟槽区域，与所述中央区域的所述斜面外周接界，并且被配置为比所述中央区域薄，以及
接合迹线，从所述外围沟槽区域上的激光焊盘在所述中央区域的所述斜面外周之上延伸，并且连接到邻近所述中央区域的所述部分暴露的表面的接合焊盘，所述部分暴露的表面被配置作为用于传感器的接口；以及
支撑衬底，其中所述外围沟槽区域耦连到所述支撑衬底中的阶梯状开口的表面；
其中，所述支撑衬底包括树脂层和粘接到所述衬底器件的核心层，并且所述树脂层设置在所述核心层和所述斜面外周上，所述树脂层包括用于将所述激光焊盘连接到导电迹线的通孔，其中所述导电迹线设置在所述树脂层的与所述激光焊盘相反的一侧。
8.根据权利要求7所述的传感器，其中所述衬底器件被配置为在尺寸和形状上与所述支撑衬底中的所述阶梯状开口相符合。
9.一种电路模块，包括：
核心层；
耦连到所述核心层的第一侧的减薄衬底器件，所述减薄衬底器件包括：
具有斜面外周的中央区域，
外围沟槽区域，被配置为与所述中央区域的所述斜面外周接界，以及
接合迹线，从所述外围沟槽区域上的激光焊盘在所述中央区域的所述斜面外周之上延伸，并且连接到所述中央区域的部分暴露的表面上的接合焊盘；以及
树脂层，所述树脂层设置在所述核心层和所述斜面外周上，所述树脂层包括用于将所述激光焊盘连接到导电迹线的通孔，其中所述导电迹线位于所述树脂层的与所述激光焊盘相反的一侧。
10.根据权利要求9所述的电路模块，其中：
所述减薄衬底器件被配置为在尺寸和形状上与所述树脂层中的阶梯状开口相符合，其中所述外围沟槽区域耦连到所述树脂层中的所述阶梯状开口的对应表面。
11.根据权利要求9所述的电路模块，其中所述接合迹线直接设置在所述斜面外周上。
12.根据权利要求10所述的电路模块，其中第一导电迹线设置在所述电路模块的外表面上并且耦连到第二导电迹线。
13.根据权利要求12所述的电路模块，其中设置在所述电路模块的外表面上的所述第一导电迹线利用激光通孔耦连到所述第二导电迹线。
14.根据权利要求10所述的电路模块，进一步包括导电球，所述导电球设置在所述电路模块的外表面上并且耦连到第二导电迹线。
15.根据权利要求14所述的电路模块，其中所述导电球利用通孔耦连到所述第二导电迹线。
16.根据权利要求10所述的电路模块，其中所述电路模块进一步包括位于所述中央区域之上的盖层。
17.根据权利要求9所述的电路模块，进一步包括：
腔体，所述腔体邻近所述外围边缘沟槽区域设置，并且从所述核心层的第一侧延伸到与所述中央区域基本在一个平面上的区域；
至少一个接合导线，将设置在所述外围沟槽区域上的所述激光焊盘耦连到所述电路模块内的导电迹线；以及
填充材料，被配置为填充所述腔体并包封所述至少一个接合导线。
18.根据权利要求17所述的电路模块，其中所述填充材料包括热固性树脂。
19.根据权利要求9所述的电路模块，进一步包括多个电接触部，其在所述电路模块的与所述减薄衬底器件相反的外表面上形成连接盘网格阵列。
20.根据权利要求9所述的电路模块，其中所述树脂层由从树脂、树脂复合物和预浸料坯构成的组中选择的至少一种材料组成。
CN201310447398.9A 2012-09-27 2013-09-27 外围沟槽传感器阵列封装 Active CN103715149B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/629,544 2012-09-27
US13/629,544 US9190379B2 (en) 2012-09-27 2012-09-27 Perimeter trench sensor array package

Publications (2)

Publication Number Publication Date
CN103715149A CN103715149A (zh) 2014-04-09
CN103715149B true CN103715149B (zh) 2017-03-15

Family

ID=50338055

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310447398.9A Active CN103715149B (zh) 2012-09-27 2013-09-27 外围沟槽传感器阵列封装

Country Status (2)

Country Link
US (1) US9190379B2 (zh)
CN (1) CN103715149B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015026288A1 (en) 2013-08-23 2015-02-26 Fingerprint Cards Ab Connection pads for a fingerprint sensing device
CN104201116B (zh) * 2014-09-12 2018-04-20 苏州晶方半导体科技股份有限公司 指纹识别芯片封装方法和封装结构
CN104851853A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
CN108346640B (zh) * 2017-01-25 2020-02-07 华邦电子股份有限公司 半导体结构及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7351660B2 (en) 2001-09-28 2008-04-01 Hrl Laboratories, Llc Process for producing high performance interconnects
US6616854B2 (en) 2001-12-17 2003-09-09 Motorola, Inc. Method of bonding and transferring a material to form a semiconductor device
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US20060273380A1 (en) 2005-06-06 2006-12-07 M-Mos Sdn.Bhd. Source contact and metal scheme for high density trench MOSFET
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
JP5014853B2 (ja) * 2007-03-23 2012-08-29 株式会社日立製作所 半導体装置の製造方法
US8415203B2 (en) * 2008-09-29 2013-04-09 Freescale Semiconductor, Inc. Method of forming a semiconductor package including two devices
CN101515621B (zh) * 2009-02-19 2011-03-30 旭丽电子(广州)有限公司 发光二极管芯片、制法及封装方法
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8238113B2 (en) * 2010-07-23 2012-08-07 Imbera Electronics Oy Electronic module with vertical connector between conductor patterns
EP2573804A1 (en) * 2011-09-21 2013-03-27 Nxp B.V. Integrated circuit with sensor and manufacturing method thereof

Also Published As

Publication number Publication date
US9190379B2 (en) 2015-11-17
CN103715149A (zh) 2014-04-09
US20140084425A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
KR100885924B1 (ko) 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
JP5042623B2 (ja) 半導体デバイス
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
JP3199281U (ja) 電子装置
JP2002222914A (ja) 半導体装置及びその製造方法
TW200908270A (en) Magnetic shielding package structure of a magnetic memory device
JPH07169872A (ja) 半導体装置及びその製造方法
CN103715149B (zh) 外围沟槽传感器阵列封装
TWI733542B (zh) 封裝結構及其製造方法
TW201123404A (en) A module for use in a multi package assembly and a method of making the module and the multi package assembly
CN105280601A (zh) 封装结构及封装基板结构
CN107424973A (zh) 封装基板及其制法
CN103227164A (zh) 半导体封装构造及其制造方法
KR102160786B1 (ko) 반도체 패키지
CN103426869B (zh) 层叠封装件及其制造方法
KR20140007659A (ko) 멀티-칩 패키지 및 그의 제조 방법
CN104716057B (zh) 具有嵌入部件的集成电路封装系统及其制造方法
CN103855135A (zh) 三维硅穿孔构建
CN204348708U (zh) 一种扇出型圆片级芯片倒装封装结构
CN202940236U (zh) 封装基板构造
KR100743653B1 (ko) 적층 반도체 패키지 및 그 제조 방법
KR20140086417A (ko) 반도체 패키지 및 그 제조방법
US11721686B2 (en) Semiconductor package structure and packaging method thereof
KR100646474B1 (ko) 반도체패키지 및 그 제조방법
CN102543909A (zh) 不规则形状的封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant