CN201327831Y - 一种集成电路的故障解除电路 - Google Patents
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Abstract
本实用新型公开一种集成电路的故障解除电路，包括故障检测电路、逻辑控制电路、嵌位电路，所述集成电路内部电源输入端与故障检测电路连接，在故障检测电路上设有逻辑控制电路，还设有嵌位电路与逻辑控制电路和集成电路内部电源输入端连接。该电路结构能够避免因异常电平触发集成电路内部寄生三极管导通而使芯片的功能失效。
Description
技术领域
本实用新型涉及电子电路技术，尤其是半导体集成电路技术。
背景技术
就现有集成电路生产工艺，以n阱p衬底单阱工艺为例，对如图1所示的双电源芯片电路，接PMOS管MP1的漏极的节点B1和接NMOS管MN1的漏极的节点B2为电源接入端点，芯片的VDD和GND接芯片电源，当两个电源均未接入电路中时，PMOS管MP1和NMOS管MN1处于截至状态，当只接入B1节点与B2节点间的电源时，且节点B1接电源正极，节点B2接该电源的负极，芯片的B1节点的电平相对于VDD变为正电平，芯片的B2节点的电平相对于GND变为负电平，且此时MP1和MN1仍然未导通，而通过MOS管的寄生二极管DP1、DN1正向导通就形成如图2所示的＜B1-VDD-GND-B2＞的电流回路。又由于采用n阱p衬底单阱工艺的集成电路中所有NMOS管的n+源漏区均在同一衬底上，负电平使如图3所示的寄生npn三极管导通，节点B2为三极管的发射极，地为基极，其他同一p衬低上的n+有源区为集电极，如此可能造成集成电路功能紊乱。同理，对于p阱n衬底单阱工艺的集成电路中所有PMOS管的p+源漏区均在同一衬底上，正电平使如图4所示的寄生pnp三极管导通，节点B1为三极管的发射极，VDD为基极，其他同一n衬低上的p+有源区为集电极，致使集成电路功能失效。
实用新型内容
本实用新型所要解决的技术是提供一种集成电路的故障解除电路，避免因异常电平触发集成电路内部寄生三极管导通而使芯片的功能失效。
为解决上述技术问题，本实用新型的技术方案是：一种集成电路的故障解除电路，在所述集成电路内部电源接入端连接有故障检测电路，在故障检测电路上设有逻辑控制电路，还设有嵌位电路，所述嵌位电路与逻辑控制电路和集成电路内部电源接入端连接。
通过故障检测电路检测因集成电路内部电源接入端的电平异常触发寄生三极管导通与否情况，逻辑控制电路根据故障检测电路的输出控制嵌位电路工作，强行拉低寄生三极管的基极-发射极间电压，令寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，使寄生三极管处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工作状态，从而解除集成电路故障。
作为改进，所述集成电路为n阱p衬底工艺制造的集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一PMOS管的漏极连接，该PMOS管的源极与芯片电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS管的源极与集成电路地GND连接。
所述故障检测电路包括两个比较器：第一比较器和第二比较器，所述两个比较器的输入端均与集成电路内部电源接入端连接。所述逻辑控制电路包括一个逻辑或非门，所述逻辑或非门的输入端与所述两个比较器的输出端连接。所述嵌位电路由开关和嵌位源串联构成，所述嵌位源的另一端与地GND连接，所述开关的另一端与集成电路内部电源接入端之一连接，所述逻辑或非门通过输出逻辑信号控制开关的开、闭。
作为改进，所述集成电路为p阱n衬底单阱工艺集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一PMOS管的漏极连接，该PMOS管的源极与芯片电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS管的源极与集成电路地GND连接。所述故障检测电路包括两个比较器：第一比较器和第二比较器，所述两个比较器的输入端均与集成电路内部电源接入端连接。所述逻辑控制电路包括一个逻辑与非门，所述与逻辑与非门的输入端与所述两个比较器的输出端连接。所述嵌位电路由开关和嵌位源串联构成，所述嵌位源的另一端与芯片接入电源VDD连接，所述开关的另一端与集成电路内部电源另一接入端连接，所述逻辑与非门通过输出逻辑信号控制开关的开、闭。
以上两种改进中，所述嵌位电路亦可只由开关构成，相应的输出逻辑信号控制该开关的开、闭；所述嵌位电路亦可只由嵌位源构成，嵌位源始终对寄生三极管的基极-发射极间电压保持嵌位，使寄生三极管始终保持截至状态。
与现有技术相比，本实用新型所带来的有益效果是：
在集成电路电源接入端点增设了故障检测电路、逻辑控制电路和嵌位电路，可以对集成电路内部电源接入端的电平进行实施监测和控制，确保能够制止因发生异常电平而导致出现的寄生三极管的导通，进而保证了芯片电路正常工作。
附图说明
图1为现有技术以n阱p衬底的集成电路示意图；
图2为现有技术的集成电路因异常电平所产生的电流回路示意图；
图3为现有技术以n阱p衬底的集成电路因异常电平所产生的寄生三极管示意图；
图4为现有技术以p阱n衬底的集成电路因异常电平所产生的寄生三极管示意图；
图5为实施例1以n阱p衬底的集成电路示意图；
图6为实施例2以p阱n衬底的集成电路示意图；
图7为实施例1的故障检测电路结构示意图；
图8为实施例2的故障检测电路结构示意图；
图9为实施例1逻辑控制电路的或非门；
图10为实施例2逻辑控制电路的与非门。
具体实施方式
以下结合说明书附图对本实用新型作进一步说明。
本实用新型一种集成电路的故障解除电路，该保护电路包括：故障检测电路1、逻辑控制电路2和嵌位电路3，其中，所述故障检测电路1用于检测集成电路内部电源接入端的电平，且监测该内部电源接入端的异常电平触发寄生三极管导通情况，输出故障检测信号；所述逻辑控制电路2根据故障检测电路1输出的故障检测信号，输出逻辑控制信号；所述嵌位电路3根据逻辑控制电路2输出的逻辑控制信号将集成电路中以内部电源接入端为基极的寄生三极管的基极-发射极间电压下拉至低于该寄生三极管的导通电压的电压值。
实施例1
如图5所示，所述故障解除电路以对n阱p衬底工艺制造的集成电路进行保护详细说明，该集成电路中所有NMOS管的源漏n+区均在同一p衬底上。
所述故障检测电路1一输入端连接集成电路内部电源接入端之一的B1节点，B1节点同时连接一PMOS管MP1的漏极，该PMOS管的源极接芯片电源VDD，该故障检测电路1另一输入端连接集成电路内部电源另一接入端的B2节点，该B2节点与一NMOS管MN1的漏极连接，该NMOS管的源极接集成电路地GND。所述故障检测电路1的输出与逻辑控制电路2连接，该故障检测电路1判断是否有异常电平触发如图3所示的寄生NPN三极管导通的故障发生。
如图7所示，所述故障检测电路1包括第一比较器4和第二比较器5，该第一比较器4和第二比较器5的输入端分别各自与集成电路内部电源接入端连接，其输出分别与逻辑控制电路2连接。具体地说，第一比较器4和第二比较器5的正输入端均接B1节点，负输入端均接B2节点，输出分别为故障检测信号C1和故障检测信号C2，故障检测信号C1和故障检测信号C2输出至逻辑控制电路2。当集成电路正常工作时，故障检测信号C1和故障检测信号C2同为逻辑1；当内部电源接入端发生异常电平情况时，寄生NPN三极管导通使第一比较器4、第二比较器5内部NMOS管n+有源区的电位被拉低至低电平，这样寄生NPN三极管导通使第一比较器4输出的故障检测信号C1和第二比较器5输出的故障检测信号C2同时为逻辑0。
如图9所示，选用逻辑或非门8作为逻辑控制电路2电路，该或非门8上拉能力被设计得足够强，当该或非门8的PMOS管导通，NMOS管截止，NMOS管的漏极处的寄生NPN三极管导通时，或非门8的输出被上拉为高电平，即该或非门8逻辑功能不受寄生NPN三极管影响，同时该逻辑控制电路2输出逻辑控制信号CS。当第一比较器4的故障检测信号C1和第二比较器5的故障检测信号C2同为逻辑1时，电路工作正常，该逻辑控制电路2输出的逻辑控制信号CS为逻辑0；当第一比较器4输出的故障检测信号C1和第二比较器5输出的故障检测信号C2同为逻辑0时，所述或非门8的输出为逻辑1，即所述逻辑控制电路2输出的逻辑控制信号CS为逻辑1。此时所述嵌位电路3根据逻辑为1的逻辑控制信号CS，控制开关S1闭合，该嵌位电路3将寄生NPN三极管的基极-发射极间电压下拉至低于寄生NPN三极管导通电压的电压值。当故障检测信号C1和故障检测信号C2同为逻辑1时，所述逻辑控制电路3输出的逻辑控制信号CS为逻辑0，此时嵌位电路3不工作。
如图5所示，所述嵌位电路3包括开关S1和嵌位源Vc，该嵌位源Vc一端接地GND，另一端与开关S1相连，该开关S1另一端连接B2节点。嵌位电路3工作时，嵌位源Vc通过开关S1接入至GND与B2节点间，嵌位源Vc将寄生NPN三极管的发射极-基极电压限制在小于该寄生NPN三极管的导通电压的电压值，该限制的电压值甚至可以是零。因此即使有集成电路中因电平异常触发寄生NPN三极管导通的故障发生，由于嵌位电路3的作用，使引起故障的寄生NPN三极管不能导通，集成电路避免受异常电平的影响造成集成电路失效，即故障被解除。当集成电路中出现异常电平时，所述嵌位电路3一直处于工作状态，直至故障检测信号C1和故障检测信号C2同为逻辑1，开关S1被打开，该嵌位电路3停止工作。
实施例2
如图6所示，该实施例以所述故障解除电路对p阱n衬底单阱工艺制造的集成电路进行保护，其中，p阱n衬底单阱工艺集成电路的所有PMOS管的源漏p+区均在同一n衬底上。
所述故障检测电路1一输入端连接集成电路内部电源接入端之一的B1节点，B1节点同时连接一PMOS管MP1的漏极，该PMOS管的源极接芯片电源VDD，该故障检测电路1另一输入端连接集成电路内部电源另一接入端的B2节点，该B2节点与一NMOS管MN1的漏极连接，该NMOS管的源极接集成电路地GND。所述故障检测电路1的输出与逻辑控制电路2连接，该故障检测电路1判断是否有异常电平触发如图4所示的寄生PNP三极管导通的故障发生。
如图8所示，所述故障检测电路1包括第一比较器6和第二比较器7，该第一比较器6和第二比较器7的输入端分别各自与集成电路内部电源接入端连接，其输出分别与逻辑控制电路2连接。具体地说，第一比较器6和第二比较器7的正输入端均接B2节点，负输入端均接B1节点，输出分别为故障检测信号C1和故障检测信号C2，故障检测信号C1和故障检测信号C2输出至逻辑控制电路2。当集成电路正常工作时，故障检测信号C1和故障检测信号C2同为逻辑0；当内部电源接入端发生异常电平情况时，寄生PNP三极管导通使第一比较器6、第二比较器7内部PMOS管p+有源区的电位被拉高至高电平，这样寄生PNP三极管导通使第一比较器6输出的故障检测信号C1和第二比较器7输出的故障检测信号C2同时为逻辑1。
如图10所示，选用逻辑与非门9作为逻辑控制电路2电路，该与非门9下拉能力被设计得足够强，当该与非门9的NMOS管导通，PMOS管截至，PMOS管的漏极处的寄生PNP三极管导通时，与非门9的输出被下拉为低电平，即该与非门9逻辑功能不受寄生PNP三极管影响，同时该逻辑控制电路2输出逻辑控制信号CS。当第一比较器6的故障检测信号C1和第二比较器7的故障检测信号C2同为逻辑0时，电路工作正常，该逻辑控制电路2输出的逻辑控制信号CS为逻辑1；当故障产生时第一比较器6输出的故障检测信号C1和第二比较器7输出的故障检测信号C2同为逻辑1时，所述与非门9的输出为逻辑0，即所述逻辑控制电路2输出的逻辑控制信号CS为逻辑0。此时所述嵌位电路3根据逻辑为0的逻辑控制信号CS，控制开关S2闭合，该嵌位电路3将寄生PNP三极管的基极-发射极间电压下拉至低于寄生PNP三极管导通电压的电压值。当故障检测信号C1和故障检测信号C2中同为逻辑0时，所述逻辑控制电路3输出的逻辑控制信号CS为逻辑1，此时嵌位电路3不工作。
如图6所示，所述嵌位电路3包括开关S2和嵌位源Vc，该嵌位源Vc一端接电源VDD，另一端与开关S2相连，该开关S2另一端连接B1节点。嵌位电路3工作时，嵌位源Vc通过开关S2接入至VDD与B1节点间，嵌位源将寄生PNP三极管的发射极-基极电压限制在小于该寄生PNP三极管的导通电压的电压值，该限制的电压值甚至可以是零。因此即使有集成电路中因电平异常触发寄生三极管导通故障发生，由于嵌位电路3的作用，使引起故障的寄生PNP三极管不能导通，集成电路避免受异常电平的影响造成集成电路失效，即故障被解除。当集成电路中出现异常电平时，所述嵌位电路3一直处于工作状态，直至故障检测信号C1和故障检测信号C2全为逻辑0，开关S2被打开，该嵌位电路3停止工作。
本实用新型在集成电路电源接入端点增设了故障检测电路、逻辑控制电路和嵌位电路，可以对集成电路电源接入端点的电平进行实施监测和控制，确保能够制止因发生异常电平而导致出现的寄生三极管的导通，进而保护了芯片电路。
以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
Claims (10)
1.一种集成电路的故障解除电路，其特征在于：在所述集成电路内部电源接入端连接有故障检测电路，在故障检测电路上设有逻辑控制电路，还设有嵌位电路，所述嵌位电路与逻辑控制电路和集成电路内部电源接入端连接。
2.根据权利要求1所述的一种集成电路的故障解除电路，其特征在于：所述集成电路为n阱p衬底工艺制造的集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一PMOS管的漏极连接，该PMOS管的源极与芯片电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS管的源极与集成电路地GND连接。
3.根据权利要求1所述的一种集成电路的故障解除电路，其特征在于：所述集成电路为p阱n衬底工艺制造的集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一PMOS管的漏极连接，该PMOS管的源极与芯片电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS管的源极与集成电路地GND连接。
4.根据权利要求1所述的一种集成电路的故障解除电路，其特征在于：所述故障检测电路包括两个比较器：第一比较器和第二比较器，所述两个比较器的输入端均与集成电路内部电源接入端连接。
5.根据权利要求2所述的一种集成电路的故障解除电路，其特征在于：所述逻辑控制电路包括一个逻辑或非门，所述逻辑或非门的输入端与所述两个比较器的输出端连接。
6.根据权利要求3所述的一种集成电路的故障解除电路，其特征在于：所述逻辑控制电路包括一个逻辑与非门，所述逻辑与非门的输入端与所述两个比较器的输出端连接。
7.根据权利要求5所述的一种集成电路的故障解除电路，其特征在于：所述嵌位电路由开关和嵌位源串联构成，所述嵌位源的另一端与地GND连接，所述开关的另一端与集成电路内部电源接入端之一连接，所述逻辑或非门通过输出逻辑信号控制开关的开、闭。
8.根据权利要求6所述的一种集成电路的故障解除电路，其特征在于：所述嵌位电路由开关和嵌位源串联构成，所述嵌位源的另一端与芯片电源VDD连接，所述开关的另一端与集成电路内部电源另一接入端连接，所述逻辑与非门通过输出逻辑信号控制开关的开、闭。
9.根据权利要求5所述的一种集成电路的故障解除电路，其特征在于：所述嵌位电路只由嵌位源构成或者只由开关构成，所述嵌位源或者开关的一端与地GND连接，所述嵌位源或者开关的另一端与集成电路内部电源接入端之一连接，所述逻辑或非门通过输出逻辑信号控制开关的开、闭。
10.根据权利要求6所述的一种集成电路的故障解除电路，其特征在于：所述嵌位电路只由嵌位源构成或者只由开关构成，所述嵌位源或者开关的一端与芯片电源VDD连接，所述嵌位源或者开关的另一端与集成电路内部电源另一接入端连接，所述逻辑与非门通过输出逻辑信号控制开关的开、闭。
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| CN103376804A (zh) * | 2012-04-20 | 2013-10-30 | 北大方正集团有限公司 | 一种控制液体源料添加的装置 |
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