CN101425514B - 一种保护电路及使用保护电路的集成电路 - Google Patents
一种保护电路及使用保护电路的集成电路 Download PDFInfo
- Publication number
- CN101425514B CN101425514B CN2008100721137A CN200810072113A CN101425514B CN 101425514 B CN101425514 B CN 101425514B CN 2008100721137 A CN2008100721137 A CN 2008100721137A CN 200810072113 A CN200810072113 A CN 200810072113A CN 101425514 B CN101425514 B CN 101425514B
- Authority
- CN
- China
- Prior art keywords
- circuit
- integrated circuit
- detection signal
- level detection
- logic control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种集成电路的保护电路，该保护电路包括：电平检测电路，用于检测集成电路中电源接入端点的电平；逻辑控制电路，根据所述电平检测电路输出的电平检测信号，输出逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。当电平检测电路检测到寄生三极管导通时，逻辑控制电路控制嵌位电路工作，将寄生三极管的基极-发射极间电压进行嵌位，使寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，因此寄生三极管处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工作状态，从而对集成电路进行保护。
Description
技术领域
本发明涉及保护电路技术领域，特别涉及一种由于异常电平触发寄生三极管导通致使电路失效的集成电路的保护电路。
背景技术
现有的两种集成电路单阱工艺制造的集成电路中，如图1所示，一种是以n阱p衬底的集成电路。在双电源系统应用中，如图2所示，若B1节点和B2节点为电源接入端点，B1节点接电源正极，B2节点接电源负极，集成电路的电源接入端点VDD和GND接电源。当两个电源均未接入电路时，PMOS管MP1和NMOS管MN1处于截至状态，即不导通。在只接入电源的瞬间，集成电路的B1节点的电平变为正电平，相对于VDD；集成电路的B2节点的电平变为负电平，相对于地，且此时MP1和MN1仍然未导通，通过PMOS管和NMOS管的寄生二极管DP1和寄生二极管DN1正向导通，若电源电压足够大，形成VDD至GND的通路。由于集成电路采用n阱p衬底工艺，因此所有NMOS管的n+源漏区(即S、D区，指形成NMOS管的两个有源区)均在同一衬底上，如图3所示。当B2节点的电平为负电平时，使寄生NPN型三极管导通，因此可能造成集成电路失效。如图4所示，另一种是以p阱n衬底的集成电路，在此种集成电路中所有PMOS管的p+源漏区均在同一衬底上，当B1节点的电平相对于VDD为正电平时，使寄PNP三极管(B1节点为三极管的发射极，VDD为基极，其他p+有源区为集电极)导通，致使集成电路功能失效。
发明内容
本发明主要解决的技术问题是提供一种集成电路的保护电路，该集成电路保护电路，可以防止集成电路因异常电平触发集成电路中寄生三极管导通而引起的失效。
为了解决上述问题，本发明提供一种集成电路的保护电路，该保护电路包括：电平检测电路、逻辑控制电路和嵌位电路，其中，电平检测电路，用于检测集成电路中电源接入端点的电平；逻辑控制电路，根据所述电平检测电路输出的电平检测信号，输出逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。
本发明还提供一种使用所述保护电路的集成电路，该集成电路包括保护电路，该保护电路包括：电平检测电路，用于检测集成电路中电源接入端点的电平；逻辑控制电路，根据所述电平检测电路输出的电平检测信号，输出逻辑控制信号；嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。
优选地，所述电平检测电路，包括第一比较器和第二比较器，该第一比较器和第二比较器的输入端分别与集成电路检测节点连接，其输出与逻辑控制电路连接。
优选地，所述逻辑控制电路为逻辑或非门。
优选地，所述逻辑控制电路为逻辑与非门。
优选地，所述嵌位电路包括开关和嵌位电源，其中，所述嵌位电源正极与地连接，该嵌位电源负极与开关一端连接，该开关另一端与集成电路检测节点连接。
优选地，所述嵌位电源正极与开关一端连接，该嵌位电源负极与集成电路电源连接；所述开关另一端与集成电路检测节点连接。
本发明集成电路的保护电路，通过电平检测电路检测集成电路中电源接入端点的电平，并将电平检测信号输给逻辑控制电路，该逻辑控制电路根据电平检测信号进行处理，输出逻辑控制信号控制嵌位电路工作。当电平检测电路检测到异常电平触发寄生三极管导通时，逻辑控制电路控制嵌位电路工作，将寄生三极管的基极-发射极间电压进行嵌位， 使寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，使寄生三极管处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工作状态，从而对集成电路进行保护。
附图说明
图1是现有P衬底集成电路结构示意图；
图2是现有集成电路示意图；
图3是现有集成电路产生异常电平时的回路示意图；
图4是现有N衬底集成电路结构示意图；
图5是本发明保护电路实施例的原理框图；
图6是本发明保护电路一应用实施例示意图；
图7是本发明电平检测电路示意图；
图8是本发明逻辑控制电路示意图；
图9是本发明保护电路另一应用实施例示意图；
图10是本发明另一逻辑控制电路示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
本发明集成电路的保护电路实施例，通过电平检测电路检测到因集成电路电源接入端点的电平异常触发寄生三极管导通，逻辑控制电路根据电平检测电路的输出控制嵌位电路工作，将寄生三极管的基极-发射极间电压进行嵌位，使寄生三极管的基极-发射极间电压小于该三极管导通所需的电压值，使寄生三极管处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工作状态，从而对集成电路进行保护。
如图5所示，本发明集成电路的保护电路提出一实施例。该保护电路包括：电平检测电路1、逻辑控制电路2和嵌位电路3，其中，所述电平检测电路1用于检测集成电路中电源接入端点的电平，且监测异常电平触发寄生三极管导通情况，输出电平检测信号；所述逻辑控制电路 2根据电平检测电路1输出的电平检测信号，输出逻辑控制信号；所述嵌位电路3根据逻辑控制电路2输出的逻辑控制信号对集成电路中以电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。
如图6所示，所述保护电路以对n阱p衬底工艺制造的集成电路进行保护详细说明，该集成电路中所有NMOS管的源漏n+区均在同一p衬底上。所述逻辑控制电路2选用或非门。
所述电平检测电路1一输入端连接用于检测的B1节点，B1节点同时连接NMOS管MN1的漏极，该NMOS管的源极接地GND，另一端连接用于检测的B2节点，该B2节点与PMOS管MP1的漏极连接，该PMOS管的源极接集成电路电源VDD。所述电平检测电路1的输出与逻辑控制电路2连接，该电平检测电路1用于检测B1节点的电平和B2节点的电平，判断是否有异常电平触发寄生三极管导通情况。
如图7所示，所述电平检测电路1包括第一比较器4和第二比较器5，该第一比较器4和第二比较器5的输入端分别与集成电路检测节点连接，其输出与逻辑控制电路2连接。具体地说，第一比较器4和第二比较器5的输入端分别与B1节点和B2节点连接，该B1节点和B2节点也称为集成电路检测节点。第一比较器4的正输入端接B1节点，负输入端接B2节点，输出为电平检测信号C1；第二比较器5的正输入端接B2节点，负输入端接B1节点，输出为电平检测信号C2，电平检测信号C1和电平检测信号C2输出至逻辑控制电路2。当集成电路正常工作时，电平检测信号C1和电平检测信号C2不同时为逻辑0。当发生异常情况时，寄生NPN三极管导通使比较器内部NMOS管n+有源区的电位被拉低至低电平，这样寄生三极管导通时，第一比较器4的电平检测信号C1和第二比较器5的电平检测信号C2同时为逻辑0。
如图8所示，选用逻辑或非门6作为逻辑控制电路2电路，该或非门6包括PMOS管和NMOS管。所述或非门6上拉能力被设计成足够强，当该或非门6中PMOS管的寄生三极管导通，NMOS管截止时，NMOS管的漏极处的寄生NPN三极管导通时，或非门6的输出被上拉为高电平；同时该逻辑控制电路2输出逻辑控制信号CS。当第一比较器4的电平检测信号C1和第二比较器5的电平检测信号C2不同为逻辑0时，电路工作正常，该逻辑控制电路2输出的逻辑控制信号CS为逻辑0；当第一比较器4的电平检测信号C1和第二比较器5的电平检测信号C2同为逻辑0时，所述或非门6的输出为逻辑1，即所述逻辑控制电路2输出的逻辑控制信号CS为逻辑1。此时所述嵌位电路3根据逻辑为1的逻辑控制信号CS，控制开关S1闭合，该嵌位电路3进行嵌位工作，即将寄生三极管的基极-发射极间电压进行嵌位。当电平检测信号C1和电平检测信号C2有一个为逻辑1时，所述逻辑控制电路2输出的逻辑控制信号CS为逻辑0，此时嵌位电路3不工作。
所述嵌位电路3包括开关S1和嵌位电源，该嵌位电源正极接地GND，负极与开关S1相连，该开关S1另一端连接B2节点。在嵌位电路3嵌位时，嵌位电压Vc小于寄生NPN三极管的发射极-基极导通电压。因此即使集成电路中因电平异常触发寄生三极管导通，由于嵌位电路的作用，寄生的NPN三极管都不能导通，集成电路避免受异常电平的影响，造成集成电路失效。当集成电路中出现异常电平时，所述嵌位电路3一直处于工作状态，直至电平检测信号C1和电平检测信号C2不全为逻辑0，该嵌位电路3停止工作。
如图9所示，本发明保护电路另一实施例。该实施例以所述保护电路对p阱n衬底工艺制造的集成电路进行保护，其中，p阱n衬底工艺集成电路的所有PMOS管的源漏p+区均在同一n衬底上。所述逻辑控制电路2选用与非门。
所述电平检测电路1一输入端连接用于检测的B1节点，该B1节点同时连接NMOS管MN1的漏极，该NMOS管的源极接地GND，另一端连接用于检测的B2节点，该B2节点与PMOS管MP1的漏极连接，该PMOS管的源极接集成电路电源VDD。所述电平检测电路1的输出与逻辑控制电路2连接，该电平检测电路1用于检测B1节点的电平和B2节点的电平，判断是有否异常电平触发寄生三极管导通。
如图7所示，所述电平检测电路1包括第一比较器4和第二比较器5，该第一比较器4和第二比较器5的输入端分别与集成电路检测节点 连接，其输出与逻辑控制电路2连接。具体地说，第一比较器4和第二比较器5的输入端分别与B1节点和B2节点连接。第一比较器4的正输入端接B1节点，负输入端接B2节点，输出为电平检测信号C1；第二比较器5的正输入端接B2节点，负输入端接B1节点，输出为电平检测信号C2，电平检测信号C1和电平检测信号C2输出至逻辑控制电路2。当集成电路正常工作时，电平检测信号C1和电平检测信号C2不同时为逻辑1。当发生异常情况，寄生PNP三极管导通使比较器内部PMOS管p+有源区的电位被拉至高电平，这样第一比较器4的电平检测信号C1和第二比较器5的电平检测信号C2同时为逻辑1。
如图10所示，选用逻辑与非门7作为逻辑控制电路2电路，该与非门7包括PMOS管和NMOS管。该逻辑控制电路2输出逻辑控制信号CS。当第一比较器4的电平检测信号C1和第二比较器5的电平检测信号C2不同为逻辑1时，电路工作正常，逻辑控制电路2输出的逻辑控制信号CS为逻辑1；当第一比较器4的电平检测信号C1和第二比较器5的电平检测信号C2同为逻辑1时，由于所述与非门7下拉能力被设计成足够强，当该与非门7中PMOS管的寄生三极管导通，与非门7中的NMOS管也导通，使得与非门7的输出为逻辑0，即逻辑控制电路2输出的逻辑控制信号CS为逻辑0。此时嵌位电路3根据逻辑为0的逻辑控制信号CS，控制开关S1闭合，该嵌位电路3进行嵌位工作，即将寄生三极管的基极-发射极间电压进行嵌位。当电平检测信号C1和电平检测信号C2有一个为逻辑0时，所述逻辑控制电路3输出的逻辑控制信号CS为逻辑1，此时嵌位电路3不工作。
所述嵌位电路3包括开关S2和嵌位电源，该嵌位电源负极接电源VDD，正极与开关S2相连，该开关S2另一端连接节点B1。在嵌位电路3嵌位时，嵌位电压Vc小于寄生PNP三极管的发射极-基极导通电压。因此即使集成电路中因电平异常触发寄生三极管导通，由于嵌位电路的作用，寄生的PNP三极管都不能导通，集成电路避免受异常电平的影响，造成集成电路失效。当集成电路中出现异常电平时，所述嵌位电路3一直处于工作状态，直至电平检测信号C1和电平检测信号C2不全为逻辑1，该嵌位电路3停止工作。
本发明还提供一种将所述保护电路集成在所保护的集成电路中，该集成电路包括保护电路，该保护电路为上述实施例中的保护电路。其中，所述保护电路包括：所述电平检测电路用于检测集成电路中电源接入端点的电平；所述逻辑控制电路根据电平检测电路输出的电平检测信号，输出逻辑控制信号；所述嵌位电路根据逻辑控制电路输出的逻辑控制信号对集成电路中以电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。其工作原理和连接关系与上述实施例相同，不再赘述。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (6)
1.一种集成电路的保护电路，其特征在于，所述保护电路包括：
电平检测电路，用于检测集成电路中第一电源接入端点和第二电源接入端点的电平；所述电平检测电路，包括第一比较器和第二比较器；该第一比较器的正输入端接第一电源接入端点，负输入端接第二电源接入端点，输出为第一电平检测信号；同时该第二比较器的正输入端接第二电源接入端点，负输入端接第一电源接入端点，输出为第二电平检测信号；第一电平检测信号和第二电平检测信号输出至逻辑控制电路；其中，第一电源接入端点连接该集成电路中PMOS管的漏极，该PMOS管的源极接集成电路电源，第二电源接入端点连接该集成电路中NMOS管的漏极，该NMOS管的源极接地；
逻辑控制电路，根据所述电平检测电路输出的第一电平检测信号和第二电平检测信号，输出逻辑控制信号；
嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以集成电路中第一电源接入端点或第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；
对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑0，当发生异常情况时，即异常电平触发以该集成电路中第二电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部NMOS管n+有源区的电位被拉低至低电平，第一电平检测信号和第二电平检测信号同时为逻辑0；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；或
对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑1，当发生异常情况时，即异常电平触发以该集成电路中第一电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部PMOS管p+有源区的电位被拉至高电平，第一电平检测信号和第二电平检测信号同时为逻辑1；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第一电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。
2.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，所述逻辑控制电路为逻辑或非门。
3.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，所述逻辑控制电路为逻辑与非门。
4.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，所述嵌位电路包括开关和嵌位电源，其中，所述嵌位电源正极与地连接，该嵌位电源负极与开关一端连接，该开关另一端与第二电源接入端点连接。
5.根据权利要求1所述的集成电路的保护电路，其特征在于：对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，所述嵌位电路包括开关和嵌位电源，其中，所述嵌位电源正极与开关一端连接，该嵌位电源负极与集成电路电源连接；所述开关另一端与第一电源接入端点连接。
6.一种使用保护电路的集成电路，其特征在于，该集成电路包括保护电路，该保护电路包括：
电平检测电路，用于检测集成电路中第一电源接入端点和第二电源接入端点的电平；所述电平检测电路，包括第一比较器和第二比较器；该第一比较器的正输入端接第一电源接入端点，负输入端接第二电源接入端点，输出为第一电平检测信号；同时该第二比较器的正输入端接第二电源接入端点，负输入端接第一电源接入端点，输出为第二电平检测信号；第一电平检测信号和第二电平检测信号输出至逻辑控制电路；其中，第一电源接入端点连接该集成电路中PMOS管的漏极，该PMOS管的源极接集成电路电源，第二电源接入端点连接该集成电路中NMOS管的漏极，该NMOS管的源极接地；
逻辑控制电路，根据所述电平检测电路输出的第一电平检测信号和第二电平检测信号，输出逻辑控制信号；
嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以集成电路中第一电源接入端点或第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；
对于该集成电路中所有NMOS管的源漏n+区均在同一p衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑0，当发生异常情况时，即异常电平触发以该集成电路中第二电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部NMOS管n+有源区的电位被拉低至低电平，第一电平检测信号和第二电平检测信号同时为逻辑0；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第二电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位；或
对于该集成电路中所有PMOS管的源漏p+区均在同一n衬底上的情况，当集成电路正常工作时，第一电平检测信号和第二电平检测信号不同时为逻辑1，当发生异常情况时，即异常电平触发以该集成电路中第一电源接入端点为发射极的寄生三极管导通时，第一比较器和第二比较器内部PMOS管p+有源区的电位被拉至高电平，第一电平检测信号和第二电平检测信号同时为逻辑1；在这种情况下，嵌位电路，根据所述逻辑控制电路输出的逻辑控制信号对所述集成电路中以第一电源接入端点为发射极的寄生三极管的基极-发射极间电压进行嵌位。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100721137A CN101425514B (zh) | 2008-11-14 | 2008-11-14 | 一种保护电路及使用保护电路的集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100721137A CN101425514B (zh) | 2008-11-14 | 2008-11-14 | 一种保护电路及使用保护电路的集成电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101425514A CN101425514A (zh) | 2009-05-06 |
| CN101425514B true CN101425514B (zh) | 2011-05-18 |
Family
ID=40615996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100721137A Expired - Fee Related CN101425514B (zh) | 2008-11-14 | 2008-11-14 | 一种保护电路及使用保护电路的集成电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101425514B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157965B (zh) * | 2011-03-18 | 2013-04-24 | 深圳市博驰信电子有限责任公司 | 充电控制装置及电压钳位消除开关内阻的电压检测方法 |
| CN103376804B (zh) * | 2012-04-20 | 2015-11-04 | 北大方正集团有限公司 | 一种控制液体源料添加的装置 |
-
2008
- 2008-11-14 CN CN2008100721137A patent/CN101425514B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101425514A (zh) | 2009-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101783343B (zh) | 静电放电防护电路及集成电路 | |
| US10147717B2 (en) | Electrostatic discharge protection circuit | |
| US9070697B2 (en) | Device for detecting a laser attack in an integrated circuit chip | |
| CN203674696U (zh) | 一种短路保护电路 | |
| JP2009247100A (ja) | 充放電制御回路及びバッテリ装置 | |
| US9054517B1 (en) | Smart diagnosis and protection circuits for ASIC wiring fault conditions | |
| JPWO2019008817A1 (ja) | 半導体スイッチング素子の短絡保護回路 | |
| CN101707363B (zh) | 一种具有实时检测功能的静电破坏保护电路及其控制方法 | |
| US10461529B2 (en) | Trigger circuitry for electrostatic discharge (ESD) protection | |
| CN101707368A (zh) | 一种具有噪声免疫功能的静电破坏防护装置及控制方法 | |
| CN201860305U (zh) | 用于usb模拟开关的带电/掉电情况下的过压保护电路 | |
| CN101425514B (zh) | 一种保护电路及使用保护电路的集成电路 | |
| CN105895629A (zh) | 采用栅极浮置方案的esd保护系统及其控制电路 | |
| CN106300248A (zh) | 一种电流控制方式的欠压保护电路 | |
| US9362739B2 (en) | Protective circuit, electronic device, and method of driving a protective circuit | |
| US10110025B2 (en) | Enhanced parallel protection circuit | |
| WO2020257958A1 (zh) | 毛刺信号检测电路、安全芯片和电子设备 | |
| CN102468646A (zh) | 用于usb模拟开关的带电/掉电情况下的过压保护电路 | |
| US20100149704A1 (en) | Esd protection circuit | |
| CN201327831Y (zh) | 一种集成电路的故障解除电路 | |
| CN114123147B (zh) | 一种用于芯片的静电放电保护模块及其装置 | |
| CN106099887A (zh) | 一种耐高压rc触发式esd电路 | |
| CN101697412B (zh) | 具有电子过压防护能力的静电放电保护电路 | |
| KR20090104697A (ko) | 충방전 제어 회로 및 배터리 장치 | |
| US10439409B2 (en) | Enhanced parallel protection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHENZHEN BOCHIXIN ELECTRONICS CO., LTD Free format text: FORMER OWNER: SHENZHEN HAOXIN MICROTRONICS CO., LTD. Effective date: 20100122 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20100122 Address after: Shenzhen City, Nanshan District Yi Road, Ma Liuzhou integrated circuit and system design and building 7 floor post encoding: 518000 Applicant after: Shenzhen Cortech Co., Ltd. Address before: 19A, 5 Hua Ting, modern city, Nanshan District Road, Guangdong, Shenzhen Province, China: 518057 Applicant before: Shenzhen Haoxin Micro-electronics Co., Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: DONGGUAN PINWEI ELECTRONICS CO., LTD. Free format text: FORMER OWNER: SHENZHEN BOCHIXIN ELECTRONIC CO.,LTD. Effective date: 20150216 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 518000 SHENZHEN, GUANGDONG PROVINCE TO: 523808 DONGGUAN, GUANGDONG PROVINCE |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20150216 Address after: 523808, building 3, building 4, building 308, innovation and Technology Park, Songshan hi tech Industrial Development Zone, Songshan Lake, Guangdong, Dongguan Patentee after: Dongguan hi tech Microelectronics Co., Ltd. Address before: 518000 Guangdong city of Shenzhen province Nanshan District Yi Road, Ma Liuzhou integrated circuit and system design and building 7 floor Patentee before: Shenzhen Cortech Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110518 Termination date: 20171114 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |