CN200983200Y - 大容量精密数字采集器 - Google Patents

Abstract

大容量精密数字采集器，它涉及一种地震震动信号的数据采集与分析的装置，它克服了现有技术采集数据的通道较少、不能做到随时读取数据以及读取数据的精度低的缺陷。它由多个采集板(1)构成，每个采集板上具有多个模拟信号通道，每个模拟信号依次通过信号调理电路(1－1)、A/D转换单元(1－2)、串并转换单元(1－3)、数据锁存单元(1－5)后利用并行总线(2)被DSP采集单元读取，逻辑控制单元(1－4)控制上述模数转换同步进行。它提供了24位高精度的地震信号数据，多通道的数据采集，并使其在计算机上大量存贮，具有结构新颖、工作可靠、能满足同步要求和容易推广实施的优点。

Description

大容量精密数字采集器

技术领域

本实用新型涉及一种地震震动信号的数据采集与分析的装置。

背景技术

一个有效的区域中监测地壳震动的传感器点越多，采集得到的实际信号越真实，准确性越高，这样就需要一种多通道同时采集的装置。但目前的地震监测仪器或者因通道数量少不能将大量的传感器感应的信号都采集到，或者虽然能采集到大量的信号，却不能符合同步的要求，而地震监测要求从各个测震点采集到的数据信号必须符合同步的要求，也就是说只有在同一时刻采集到的数据信号才能放在一起进行对比、分析和研究，否则分析结果就会出偏差。另外，目前的地震监测仪器还不能做到根据监测者的要求随时从外设的计算机中读取地震数据。

实用新型内容

为了克服现有技术采集数据的通道较少、不能做到随时读取数据以及读取数据的精度低的缺陷，提供一种大容量精密数字采集器。

本实用新型是通过如下方案予以实现的：

一种大容量精密数字采集器，它包括多个采集板、时间单元、DSP采集单元、通讯接口单元、并行总线和外设工控机，所述每个采集板由多个信号调理单元、多个A/D转换单元、多个串并转换单元、多个数据锁存单元和一个逻辑控制单元组成，每个信号调理单元用于接收一路模拟输入信号，并将该模拟输入信号经过放大及滤波处理后输出作为与A/D转换单元的输入端相匹配的模拟信号；每个A/D转换单元的输入端接收一个信号调理单元输出的上述模拟信号，并将上述模拟信号转换为串行数字信号输出；每个串并转换单元的输入端接收一个A/D转换单元输出的串行数字信号，并将其转换为并行数字信号；每个数据锁存单元将一个串并转换单元输出的上述并行数字信号送入到并行总线上；每个采集板上的逻辑控制单元的多个A/D转换控制输出端连接该采集板上的每个A/D转换单元的控制输入端，每块采集板上的逻辑控制单元的多个串并转换控制输出端连接该采集板上的每个串并转换单元的控制输入端，每块采集板上的逻辑控制单元的多个数据锁存控制输出端连接该采集板上的每个数据锁存单元的控制输入端，所有采集板上的数据锁存单元的数据输出端与并行总线相连，所有采集板上的逻辑控制单元的控制输入端与并行总线相连；时间单元的数据传输端连接DSP采集单元的时间信息传输端，DSP采集单元的数据传输端与并行总线相连，DSP采集单元的采集数据传输端通过通讯接口单元与外设工控机相连。

当外设工控机给通讯接口单元一个数据读取命令后，该命令通过DSP采集单元、并行总线传给第一逻辑控制单元，第一逻辑控制单元发出信号打开每一路信号采集通道，地震信号进入采集板并转化为数字信号，数字信号通过总线被DSP采集单元所接收，数字信号经过DSP采集单元处理和分析后，经过通讯接口单元传出给外设的计算机，所以本实用新型能根据监测者的要求随时通过外设的计算机读取地震数据。本实用新型采用24位A/D转换器将模拟信号转换为高精度的数字信号，该数字信号通过串并转换及锁存使地震数据信号能通过并行总线按照给定的时序被上位DSP采集单元所接收，工控机按所需要从DSP读取信息。本实用新型提供了24位高精度的地震信号数据，多通道的数据采集，并使其在计算机上大量存贮，具有结构新颖、工作可靠、能满足同步要求和容易推广实施的优点。

附图说明

图1是本实用新型的结构示意图，图2是本实用新型的信号调理单元1-1及A/D转换单元1-2的结构示意图；图3是一个采集板1上的A/D转换单元1-2、串并转换单元1-3、数据锁存单元1-5的结构及其连接关系示意图；图4是时间单元6的结构示意图；图5是DSP采集单元5的结构示意图；图6是通讯接口单元4的结构示意图。

具体实施方式

具体实施方式一：如图1所示，本具体实施方式用于采集n路模拟信号(1≤k≤n，n为k的整数倍)，其中每k路模拟信号用一个采集板1采集，所以本具体实施方式由n/k个采集板1、时间单元6、DSP采集单元5、通讯接口单元4、并行总线2和外设工控机3，所述每个采集板1由k个信号调理单元1-1、k个A/D转换单元1-2、k个串并转换单元1-3、k个数据锁存单元1-5和一个逻辑控制单元1-4组成，每个信号调理单元1-1用于接收一路模拟输入信号，并将该模拟输入信号经过放大及滤波处理后输出与A/D转换单元1-2的输入端相匹配的模拟信号；每个A/D转换单元1-2的输入端接收一个信号调理单元1-1输出的上述模拟信号，并将上述模拟信号转换为串行数字信号输出；每个串并转换单元1-3的输入端接收一个A/D转换单元1-2输出的串行数字信号，并将其转换为并行数字信号；每个数据锁存单元1-5将一个串并转换单元1-3输出的上述并行数字信号送入到并行总线2上；每个采集板1上的逻辑控制单元1-4的k个A/D转换控制输出端连接该采集板1上的每个A/D转换单元1-2的控制输入端，每块采集板1上的逻辑控制单元1-4的k个串并转换控制输出端连接该采集板1上的每个串并转换单元1-3的控制输入端，每块采集板1上的逻辑控制单元1-4的k个数据锁存控制输出端连接该采集板1上的每个数据锁存单元1-5的控制输入端，所有采集板1上的数据锁存单元1-5的数据输出端与并行总线2相连，所有采集板1上的逻辑控制单元1-4的控制输入端与并行总线2相连；时间单元6的数据传输端连接DSP采集单元5的时间信息传输端，DSP采集单元5的数据传输端与并行总线2相连，DSP采集单元5的采集数据传输端通过通讯接口单元4与外设工控机3相连。所述A/D转换单元1-2采用型号为24位模数转换器。所述并行总线2采用ISA总线。

具体实施方式二：如图1和图2所示，本具体实施方式与具体实施方式一的不同点是：所述A/D转换单元1-2采用型号为ADS1252的24位模数转换器U1，所述信号调理单元1-1由第一放大电路1-1-1、第一滤波电路1-1-2、第一电压跟随电路1-1-3、第二放大电路1-1-4、第二电压跟随电路1-1-5、第二滤波电路1-1-6和第一直流电源1-1-7组成，一路模拟信号输入到第一放大电路1-1-1的输入端，第一放大电路1-1-1的输出端连接第一滤波电路1-1-2的输入端，第一滤波电路1-1-2的输出端连接第一电压跟随电路1-1-3的输入端，第一电压跟随电路1-1-3的输出端连接模数转换器U1的+Vin脚，模数转换器U1的-Vin脚连接模数转换器U1的Vref脚和第二放大电路1-1-4的输入端，第二放大电路1-1-4的输出端连接第一放大电路1-1-1的输入端，第一直流电源1-1-7的输出端通过第二滤波电路1-1-6连接第二电压跟随电路1-1-5输入端，第二电压跟随电路1-1-5输出端连接模数转换器U1的-Vin脚。第二放大电路1-1-4从U1的-Vin脚获取反馈电压信号，并将该信号叠加到第一放大电路1-1-1的输入端，第一直流电源输出的信号叠加到上述反馈信号中用于提高模拟输入信号的基准电压。所述放大电路均采用运算放大器构成的正相比例放大电路。其他组成和连接关系与具体实施方式一相同。

具体实施方式三：如图1至图3所示，本具体实施方式与具体实施方式二的不同点是：每个串并转换单元1-3采用三个转换芯片U4将24位串行数字信号转换为24位并行信号，三个转换芯片U4的9脚和14脚依次相互串联，三个转换芯片U4的八位数据输出端通过数据总线并接在一起并通过数据锁存单元1-5与并行总线2的八位数据端相连；所述逻辑控制单元1-4由缓存器U2、三个第一可编程逻辑芯片U3、第一非门Q1、第二非门Q2、多个第三非门Q3、多个第四非门Q4、多个第五非门Q5组成，缓存器U2的A0至A4脚、A6至A7脚连接并行总线2的七个控制信号端，缓存器U2的19脚接地，缓存器U2的1脚连接第二直流电源VCC的输出端，缓存器U2的B0至B4脚分别连接三个第一可编程逻辑芯片U3的五个IN脚，第一个第一可编程逻辑芯片U3的三个输出端分别连接同一个采集板1上的一个串并转换单元1-3的三个转换芯片U4的13脚，三个第一可编程逻辑芯片U3提供二十七路控制信号用于驱动同一个采集板1上的所有转换芯片U4的13脚；缓存器U2的B6脚通过第一非门Q1分别与同一个采集板1上的所有A/D转换单元1-2的模数转换器U1的CLK脚相连，缓存器U2的B7脚通过第二非门Q2连接多个第三非门Q3、多个第四非门Q4和多个第五非门Q5的输入端，每个第三非门Q3的输出端连接同一个采集板1上的一个A/D转换单元1-2的模数转换器U1的SCLK脚，每个第四非门Q4的输出端连接同一个采集板1上的一个串并转换单元1-3的三个转换芯片U4的11脚，每个第五非门Q5的输出端连接同一个采集板1上的一个串并转换单元1-3的三个转换芯片U4的12脚；一个采集板1上的每一个模数转换器U1的5脚连接同一采集板1上的一个串并转换单元1-3的第一个转换芯片U4的14脚。本具体实施方式的缓存器U2采用的型号为74ALS245，第一可编程逻辑芯片U3采用的型号为GAL22V10，转换芯片U4采用的型号为74HC595，由于该芯片只能输出八位数据信息，所以如果需要24位数字信息的话就需要三个这样的芯片相互串联来实现。本具体实施方式中同一个采集板1上有三个GAL22V10，那么共有27个输出信号，其中每三个输出信号用于驱动一个由三个上述74HC595构成的串并转换单元1-3，则可以驱动9个串并转换单元1-3，也就是说这个采集板1可以采集九路模拟输入信号，并同时进行模数转换和串并转换。为了能实现对更多路的模拟信号进行采集，则可以相应地增加缓存器以及可编程逻辑器件的个数，还可以选择具有相同功能的有更多输出端的芯片进行替换。本具体实施方式的缓存器U2的A0至A4脚分别作为DSP采集单元5的主时钟地址写线MA0至MA4的输入，其A6、A7脚分别作为DSP采集单元5的AD转换时钟CLK、SCLK的输入。其他组成和连接关系与具体实施方式二相同。

具体实施方式四：如图1至图3所示，本具体实施方式与具体实施方式三的不同点是：每个数据锁存单元1-5由第一FIFO芯片U5和总线接口芯片U6组成，每个串并转换单元1-3中的三个转换芯片U4的八位数据输出端分别通过数据线与一个数据锁存单元1-5的第一FIFO芯片U5的7、6、5、4、3、31、30、29脚相连，该第一FIFO芯片U5的10、11、13、14、15、19、20、21脚分别通过数据线与同一数据锁存单元1-5中的总线接口芯片U6的11至18脚相连，每个数据锁存单元1-5中的第一FIFO芯片U5的18脚连接总线接口芯片U6的19脚，每个数据锁存单元1-5中的总线接口芯片U6的1脚接地，每个数据锁存单元1-5中的总线接口芯片U6的2至9脚与并行总线2的八位数据端相连，同一个采集板1上的缓存器U2的B5脚连接所有第一FIFO芯片U5的2脚，每个数据锁存单元1-5中的第一FIFO芯片U5的MR脚连接与该第一FIFO芯片U5相连的串并转换单元1-3中的三个转换芯片U4的10脚。本具体实施方式选用先入先出存储器IDT7205将24位并行传输数据按照一定的时序以八位数据传输的方式送给并行总线2，使器被DSP采集单元所接收。总线接口芯片U6采用的型号为74HC245。其他组成和连接关系与具体实施方式三相同。

具体实施方式五：如图1至图3所示，本具体实施方式与具体实施方式四的不同点是：每一个采集板1还增加了一个拨码开关U8和一个第二可编程逻辑器件U7，第二可编程逻辑器件U7的一个IO脚连接一个数据锁存单元1-5的总线接口芯片U6的19脚，第二可编程逻辑器件U7的四个IN脚分别通过四个电阻R与第二直流电源VCC的输出端相连，并且此四个IN脚分别连接拨码开关U8的一端，拨码开关U8的另一端接地，第二可编程逻辑器件U7的另四个IN脚分别连接并行总线2的另外四个控制信号端。所述并行总线2的另外四个控制信号端作为DSP采集单元5的FIFO读写译码线A0、A1、A2、RFIFO的输入，使DSP通过总线控制线与第二可编程逻辑器件U7相连。第二可编程逻辑器件U7采用的型号为GAL22V10。其他组成和连接关系与具体实施方式四相同。

具体实施方式六：如图1至图5所示，本具体实施方式与具体实施方式五的不同点是：所述DSP采集单元5由DSP中央芯片5-6、第一双通电平转换器5-2、第二双通电平转换器5-4、第三双通电平转换器5-1、第四双通电平转换器5-5、EPROM存储器5-3、多路触发器5-8、复位电路5-7和逻辑控制器5-9组成，DSP中央芯片5-6的D0至D7脚通过八位数据线分别连接第一双通电平转换器5-2的八个输入端，第一双通电平转换器5-2的八个输出端分别连接EPROM存储器5-3的八位数据输入端和第二双通电平转换器5-4的八个输入端，EPROM存储器5-3的十六位地址输入端连接DSP中央芯片5-6的A0至A15脚，第二双通电平转换器5-4的八个输出端连接并行总线2的八位数据端，DSP中央芯片5-6的119脚和120脚分别连接多路触发器5-8的两个输入端，DSP中央芯片5-6的141、142、144、1脚分别连接逻辑控制器5-9的四个输入端，DSP中央芯片5-6的复位端连接复位电路5-7的输出端，逻辑控制器5-9的第一控制输出端连接第一双通电平转换器5-2的控制端，逻辑控制器5-9的第二控制输出端连接EPROM存储器5-3的控制端，逻辑控制器5-9的第三控制输出端连接第二双通电平转换器5-4和第四双通电平转换器5-5的控制端，逻辑控制器5-9的MA0、MA1、MA2、MA3、MA4、CLK、SCLK脚连接并行总线2的与每个采集板1的逻辑控制单元1-4相连的七个控制信号端，DSP中央芯片5-6的A0至A3脚连接第四双通电平转换器5-5的四个输入端，第四双通电平转换器5-5的A0、A1、A2、RFIFO脚连接并行总线2的与每个采集板1相连的另外四个控制信号端，第二双通电平转换器5-4的八个输入端通过八位数据线与第三双通电平转换器5-1的输入端相连，第三双通电平转换器5-1的一个输出端作为DSP采集单元5的工控机清零中断控制端crl_PC并与通讯接口单元4的一个控制端相连，第三双通电平转换器5-1的另一个输出端为DSP采集单元5的时间清零控制端crl_TIME并与时间单元6的一个控制端相连，多路触发器5-8的一个输出端作为DSP采集单元5的工控机数据中断控制端DSP_INT2(PC)并与通讯接口单元4的另一个控制端相连，多路触发器5-8的另一个输出端作为DSP采集单元5的时间中断控制端DSP_INT3(TIME)并与时间单元6的另一个控制端相连，逻辑控制器5-9的RFIFO_TIME脚作为DSP采集单元5的时间信息读取控制端并与时间单元6的读写信息端相连，逻辑控制器5-9的WFIFO(PC)脚作为DSP采集单元5的工控机数据读写控制端并与通讯接口单元4的又一个控制端相连，通讯接口单元4的五位数据传输译码端与DSP中央芯片5-6的A0、A1、A2、A8、A9脚相连。DSP中央芯片5-6采用的型号为TMS320VC33，利用芯片本身的高速的特点进行数据的采集、计算和传输。第一双通电平转换器5-2、第二双通电平转换器5-4、第三双通电平转换器5-1、第四双通电平转换器5-5采用的型号为74LVT245；EPROM存储器5-3采用的型号为27512；多路触发器5-8采用的型号为74AS574；复位电路5-7采用的主芯片为TPS767D318；逻辑控制器5-9采用的型号为GAL16V8。其他组成和连接关系与具体实施方式五相同。

具体实施方式七：如图1至图4所示，本具体实施方式与具体实施方式六的不同点是：所述时间单元6由单片机U9、时钟芯片U10、第三可编程逻辑器件U11、第二FIFO芯片U12、接口芯片U14和第一D触发器U16组成，单片机U9的32至39脚与时钟芯片U10的4至11脚分别与第二FIFO芯片U12的7、6、5、4、3、31、30、29脚相连，单片机U9的1脚连接第二FIFO芯片U12的25脚，单片机U9的12脚连接第三可编程逻辑器件U11的18脚，单片机U9的13脚连接第三可编程逻辑器件U11的19脚，单片机U9的9脚通过第一电阻R1连接第二直流电源VCC的输出端，单片机U9的9脚通过极性电容C1接地，单片机U9的17脚连接时钟芯片U10的17脚和第三可编程逻辑器件U11的2脚，单片机U9的16脚连接时钟芯片U10的15脚和第三可编程逻辑器件U11的3脚，单片机U9的30脚连接时钟芯片U10的14脚，单片机U9的26脚连接第三可编程逻辑器件U11的6脚，单片机U9的27脚连接第三可编程逻辑器件U11的5脚，单片机U9的28脚连接第三可编程逻辑器件U11的7脚，时钟芯片U10的1脚接地，时钟芯片U10的19脚通过第三电阻R3连接第二直流电源VCC的输出端，时钟芯片U10的19脚连接第三可编程逻辑器件U11的8脚，时钟芯片U10的18脚通过第二电阻R2连接第二直流电源VCC的输出端，时钟芯片U10的18脚通过第二极性电容C2接地，时钟芯片U10的13脚连接第三可编程逻辑器件U11的17脚，第三可编程逻辑器件U11的16脚连接第二FIFO芯片U12的2脚，第二FIFO芯片U12的10、11、13、14、15、19、20、21脚分别与接口芯片U14的11至18脚，第二FIFO芯片U12的26脚连接第二直流电源VCC的输出端，第二FIFO芯片U12的8脚接地，接口芯片U14的19和1脚接地，接口芯片U14的2至9脚通过数据线与DSP采集单元5的八位数据端相连，第一D触发器U16的3脚连接单片机U9的2脚，第一D触发器U16的2脚接地，第一D触发器U16的1脚连接第二直流电源VCC的输出端，DSP采集单元5的时间清零控制端crl_TIME连接第一D触发器U16的4脚，第一D触发器U16的5脚连接DSP采集单元5的时间中断控制端DSP_INT3(TIME)，第二FIFO芯片U12的18脚连接DSP采集单元5的时间信息读取控制端。单片机U9采用的型号为8051；时钟芯片U10采用的型号为DS12887；第三可编程逻辑器件U11采用的型号为GAL16V8-25LP；第二FIFO芯片U12采用的型号为IDT7205；接口芯片U14采用的型号为74HC245。本具体实施方式为采集器提供了准确的时间信息，采用两个时间模块为其提供所需的各制时钟信号，保证了采集器正常运行；其时间精度小于0.5微秒，系统误差小于5微秒。其他组成和连接关系与具体实施方式六相同。

具体实施方式八：如图1所示，本具体实施方式与具体实施方式一的不同点是：大容量精密数字采集器，它还包括GPS通讯单元7，GPS通讯单元7的通讯端与时间单元6的通讯端相连。其他组成和连接关系与具体实施方式一相同。本具体实施方式为系统提供了标准的UTC。

具体实施方式九：如图1和图4所示，本具体实施方式与具体实施方式七和八的不同点是：所述GPS通讯单元7由型号为MAX232的GPS数据传输芯片U13和GPS接口U15构成，GPS数据传输芯片U13的9脚连接单片机U9的10脚，GPS数据传输芯片U13的10脚连接单片机U9的11脚，GPS数据传输芯片U13的7脚连接GPS接口U15的3脚，GPS数据传输芯片U13的8脚连接GPS接口U15的4脚，GPS接口U15的5脚连接第三可编程逻辑器件U11的4脚，GPS接口U15的1脚接地，GPS接口U15的2脚连接第二直流电源VCC的输出端。本具体实施方式采用常规的MAX232芯片为系统提供了准确的UTC时钟信息。其他组成和连接关系与具体实施方式六和七相同。

具体实施方式十：如图6所示，本具体实施方式与具体实施方式九的不同点是：所述通讯接口单元4由第三FIFO芯片D1、第一传输芯片D2、第二传输芯片D3、第三传输芯片D4、第四可编程逻辑器件D5、第二D触发器D6组成，第一传输芯片D2的1D至8D脚、第二传输芯片D3的A0至A7脚、第三传输芯片D4的A0至A7脚通过数据线与外设工控机的八位数据端相连，第一传输芯片D2的11脚连接第二D触发器D6的3脚，第一传输芯片D2的1脚连接第四可编程逻辑器件D5的17脚，第二传输芯片D3的19脚连接第四可编程逻辑器件D5的15脚，第二传输芯片D3的1接地，第三传输芯片D4的1脚接地，第三传输芯片D4的19脚连接第四可编程逻辑器件D5的16脚，第四可编程逻辑器件D5的14脚连接第三FIFO芯片D1的18脚，第一传输芯片D2的1Q至8Q脚通过八位数据线分别与第三FIFO芯片D1的7、6、5、4、3、31、30、29脚，第三FIFO芯片D1的10、11、13、14、15、19、20、21脚通过八位数据线分别连接第三传输芯片D4的B0至B7脚，第二传输芯片D3的B0脚连接第三FIFO芯片D1的24脚，第二传输芯片D3的B1脚连接第三FIFO芯片D1的23脚，第二传输芯片D3的B2脚连接第三FIFO芯片D1的9脚，第三FIFO芯片D1的26脚接地，第三FIFO芯片D1的2脚连接DSP采集单元5的工控机数据读写控制端，第二D触发器D6的2脚接地，第二D触发器D6的4脚连接DSP采集单元5的工控机清零中断控制端crl_PC，第二D触发器D6的5脚连接DSP采集单元5的工控机数据中断控制端DSP_INT2(PC)，第二D触发器D6的1脚连接第二直流电源VCC的输出端，第四可编程逻辑器件D5的1、2、6、7、8脚分别连接DSP采集单元5的DSP中央芯片5-6的A0、A1、A2、A8、A9脚。本具体实施方式中，第三FIFO芯片D1采用的型号为IDT7205，第一传输芯片D2采用的型号为74AS574，第二传输芯片D3采用的型号为74S245，第三传输芯片D4采用的型号为74D245，第四可编程逻辑器件D5采用的型号为GAL16V8。其他组成和连接关系与具体实施方式九相同。本具体采用先入先出芯片将24位高精度数字信息转换工控机所需的数据流，工控机读取FIFO中的数据并进行实时显示。

Claims (10)

1、大容量精密数字采集器，其特征是所述采集器包括多个采集板(1)、时间单元(6)、DSP采集单元(5)、通讯接口单元(4)、并行总线(2)和外设工控机(3)，所述每个采集板(1)由多个信号调理单元(1-1)、多个A/D转换单元(1-2)、多个串并转换单元(1-3)、多个数据锁存单元(1-5)和一个逻辑控制单元(1-4)组成，每个信号调理单元(1-1)用于接收一路模拟输入信号，并将该模拟输入信号经过放大及滤波处理后输出作为与A/D转换单元(1-2)的输入端相匹配的模拟信号；每个A/D转换单元(1-2)的输入端接收一个信号调理单元(1-1)输出的上述模拟信号，并将上述模拟信号转换为串行数字信号输出；每个串并转换单元(1-3)的输入端接收一个A/D转换单元(1-2)输出的串行数字信号，并将其转换为并行数字信号；每个数据锁存单元(1-5)将一个串并转换单元(1-3)输出的上述并行数字信号送入到并行总线(2)上；每个采集板(1)上的逻辑控制单元(1-4)的多个A/D转换控制输出端连接该采集板(1)上的每个A/D转换单元(1-2)的控制输入端，每块采集板(1)上的逻辑控制单元(1-4)的多个串并转换控制输出端连接该采集板(1)上的每个串并转换单元(1-3)的控制输入端，每块采集板(1)上的逻辑控制单元(1-4)的多个数据锁存控制输出端连接该采集板(1)上的每个数据锁存单元(1-5)的控制输入端，所有采集板(1)上的数据锁存单元(1-5)的数据输出端与并行总线(2)相连，所有采集板(1)上的逻辑控制单元(1-4)的控制输入端与并行总线(2)相连；时间单元(6)的数据传输端连接DSP采集单元(5)的时间信息传输端，DSP采集单元(5)的数据传输端与并行总线(2)相连，DSP采集单元(5)的采集数据传输端通过通讯接口单元(4)与外设工控机(3)相连。

2、根据权利要求1所述的大容量精密数字采集器，其特征是大容量精密数字采集器，它还包括GPS通讯单元(7)，GPS通讯单元(7)的通讯端与时间单元(6)的通讯端相连。

3、根据权利要求1或2所述的大容量精密数字采集器，其特征是所述A/D转换单元(1-2)采用24位模数转换器(U1)，所述信号调理单元(1-1)由第一放大电路(1-1-1)、第一滤波电路(1-1-2)、第一电压跟随电路(1-1-3)、第二放大电路(1-1-4)、第二电压跟随电路(1-1-5)、第二滤波电路(1-1-6)和第一直流电源(1-1-7)组成，一路模拟信号输入到第一放大电路(1-1-1)的输入端，第一放大电路(1-1-1)的输出端连接第一滤波电路(1-1-2)的输入端，第一滤波电路(1-1-2)的输出端连接第一电压跟随电路(1-1-3)的输入端，第一电压跟随电路(1-1-3)的输出端连接模数转换器(U1)的+Vin脚，模数转换器(U1)的-Vin脚连接模数转换器(U1)的Vref脚和第二放大电路(1-1-4)的输入端，第二放大电路(1-1-4)的输出端连接第一放大电路(1-1-1)的输入端，第一直流电源(1-1-7)的输出端通过第二滤波电路(1-1-6)连接第二电压跟随电路(1-1-5)输入端，第二电压跟随电路(1-1-5)输出端连接模数转换器(U1)的-Vin脚。

4、根据权利要求3所述的大容量精密数字采集器，其特征是每个串并转换单元(1-3)采用三个转换芯片(U4)将24位串行数字信号转换为24位并行信号，三个转换芯片(U4)的9脚和14脚依次相互串联，三个转换芯片(U4)的八位数据输出端通过数据总线并接在一起并通过数据锁存单元(1-5)与并行总线(2)的八位数据端相连；所述逻辑控制单元(1-4)由缓存器(U2)、三个第一可编程逻辑芯片(U3)、第一非门(Q1)、第二非门(Q2)、多个第三非门(Q3)、多个第四非门(Q4)、多个第五非门(Q5)组成，缓存器(U2)的A0至A4脚、A6至A7脚连接并行总线(2)的七个控制信号端，缓存器(U2)的19脚接地，缓存器(U2)的1脚连接第二直流电源(VCC)的输出端，缓存器(U2)的B0至B4脚分别连接三个第一可编程逻辑芯片(U3)的五个IN脚，第一个第一可编程逻辑芯片(U3)的三个输出端分别连接同一个采集板(1)上的一个串并转换单元(1-3)的三个转换芯片(U4)的13脚，三个第一可编程逻辑芯片(U3)提供二十七路控制信号用于驱动同一个采集板(1)上的所有转换芯片(U4)的13脚；缓存器(U2)的B6脚通过第一非门(Q1)分别与同一个采集板(1)上的所有A/D转换单元(1-2)的模数转换器(U1)的CLK脚相连，缓存器(U2)的B7脚通过第二非门(Q2)连接多个第三非门(Q3)、多个第四非门(Q4)和多个第五非门(Q5)的输入端，每个第三非门(Q3)的输出端连接同一个采集板(1)上的一个A/D转换单元(1-2)的模数转换器(U1)的SCLK脚，每个第四非门(Q4)的输出端连接同一个采集板(1)上的一个串并转换单元(1-3)的三个转换芯片(U4)的11脚，每个第五非门(Q5)的输出端连接同一个采集板(1)上的一个串并转换单元(1-3)的三个转换芯片(U4)的12脚；一个采集板(1)上的每一个模数转换器(U1)的5脚连接同一采集板(1)上的一个串并转换单元(1-3)的第一个转换芯片(U4)的14脚。

5、根据权利要求1、2或4所述的大容量精密数字采集器，其特征是每个数据锁存单元(1-5)由第一FIFO芯片(U5)和总线接口芯片(U6)组成，每个串并转换单元(1-3)中的三个转换芯片(U4)的八位数据输出端分别通过数据线与一个数据锁存单元(1-5)的第一FIFO芯片(U5)的7、6、5、4、3、31、30、29脚相连，该第一FIFO芯片(U5)的10、11、13、14、15、19、20、21脚分别通过数据线与同一数据锁存单元(1-5)中的总线接口芯片(U6)的11至18脚相连，每个数据锁存单元(1-5)中的第一FIFO芯片(U5)的18脚连接总线接口芯片(U6)的19脚，每个数据锁存单元(1-5)中的总线接口芯片(U6)的1脚接地，每个数据锁存单元(1-5)中的总线接口芯片(U6)的2至9脚与并行总线(2)的八位数据端相连，同一个采集板(1)上的缓存器(U2)的B5脚连接所有第一FIFO芯片(U5)的2脚，每个数据锁存单元(1-5)中的第一FIFO芯片(U5)的MR脚连接与该第一FIFO芯片(U5)相连的串并转换单元(1-3)中的三个转换芯片U4的10脚。

6、根据权利要求5所述的大容量精密数字采集器，其特征是每一个采集板(1)还增加了一个拨码开关(U8)和一个第二可编程逻辑器件(U7)，第二可编程逻辑器件(U7)的一个IO脚连接一个数据锁存单元(1-5)的总线接口芯片(U6)的19脚，第二可编程逻辑器件(U7)的四个IN脚分别通过四个电阻(R)与第二直流电源(VCC)的输出端相连，并且此四个IN脚分别连接拨码开关(U8)的一端，拨码开关(U8)的另一端接地，第二可编程逻辑器件(U7)的另四个IN脚分别连接并行总线(2)的另外四个控制信号端。

7、根据权利要求1、2或4所述的大容量精密数字采集器，其特征是所述时间单元(6)由单片机(U9)、时钟芯片(U10)、第三可编程逻辑器件(U11)、第二FIFO芯片(U12)、接口芯片(U14)和第一D触发器(U16)组成，单片机(U9)的32至39脚与时钟芯片(U10)的4至11脚分别与第二FIFO芯片(U12)的7、6、5、4、3、31、30、29脚相连，单片机(U9)的1脚连接第二FIFO芯片(U12)的25脚，单片机(U9)的12脚连接第三可编程逻辑器件(U11)的18脚，单片机(U9)的13脚连接第三可编程逻辑器件(U11)的19脚，单片机(U9)的9脚通过第一电阻(R1)连接第二直流电源(VCC)的输出端，单片机(U9)的9脚通过极性电容(C1)接地，单片机(U9)的17脚连接时钟芯片(U10)的17脚和第三可编程逻辑器件(U11)的2脚，单片机(U9)的16脚连接时钟芯片(U10)的15脚和第三可编程逻辑器件(U11)的3脚，单片机(U9)的30脚连接时钟芯片(U10)的14脚，单片机(U9)的26脚连接第三可编程逻辑器件(U11)的6脚，单片机(U9)的27脚连接第三可编程逻辑器件(U11)的5脚，单片机(U9)的28脚连接第三可编程逻辑器件(U11)的7脚，时钟芯片(U10)的1脚接地，时钟芯片(U10)的19脚通过第三电阻(R3)连接第二直流电源(VCC)的输出端，时钟芯片(U10)的19脚连接第三可编程逻辑器件(U11)的8脚，时钟芯片(U10)的18脚通过第二电阻(R2)连接第二直流电源(VCC)的输出端，时钟芯片(U10)的18脚通过第二极性电容(C2)接地，时钟芯片(U10)的13脚连接第三可编程逻辑器件(U11)的17脚，第三可编程逻辑器件(U11)的16脚连接第二FIFO芯片(U12)的2脚，第二FIFO芯片U12的10、11、13、14、15、19、20、21脚分别与接口芯片(U14)的11至18脚，第二FIFO芯片(U12)的26脚连接第二直流电源(VCC)的输出端，第二FIFO芯片(U12)的8脚接地，接口芯片(U14)的19和1脚接地，接口芯片(U14)的2至9脚通过数据线与DSP采集单元(5)的八位数据端相连，第一D触发器(U16)的3脚连接单片机(U9)的2脚，第一D触发器(U16)的2脚接地，第一D触发器(U16)的1脚连接第二直流电源(VCC)的输出端，DSP采集单元(5)的时间清零控制端crl_TIME连接第一D触发器(U16)的4脚，第一D触发器(U16)的5脚连接DSP采集单元(5)的时间中断控制端DSP_INT3(TIME)，第二FIFO芯片(U12)的18脚连接DSP采集单元(5)的时间信息读取控制端。

8、根据权利要求2所述的大容量精密数字采集器，其特征是所述GPS通讯单元(7)由型号为MAX232的GPS数据传输芯片(U13)和GPS接口(U15)构成，GPS数据传输芯片(U13)的9脚连接单片机(U9)的10脚，GPS数据传输芯片(U13)的10脚连接单片机(U9)的11脚，GPS数据传输芯片(U13)的7脚连接GPS接口(U15)的3脚，GPS数据传输芯片(U13)的8脚连接GPS接口(U15)的4脚，GPS接口(U15)的5脚连接第三可编程逻辑器件(U11)的4脚，GPS接口(U15)的1脚接地，GPS接口(U15)的2脚连接第二直流电源(VCC)的输出端。

9、根据权利要求1、2或4所述的大容量精密数字采集器，其特征是所述DSP采集单元(5)由DSP中央芯片(5-6)、第一双通电平转换器(5-2)、第二双通电平转换器(5-4)、第三双通电平转换器(5-1)、第四双通电平转换器(5-5)、EPROM存储器(5-3)、多路触发器(5-8)、复位电路(5-7)和逻辑控制器(5-9)组成，DSP中央芯片(5-6)的D0至D7脚通过八位数据线分别连接第一双通电平转换器(5-2)的八个输入端，第一双通电平转换器(5-2)的八个输出端分别连接EPROM存储器(5-3)的八位数据输入端和第二双通电平转换器(5-4)的八个输入端，EPROM存储器(5-3)的十六位地址输入端连接DSP中央芯片(5-6)的A0至A15脚，第二双通电平转换器(5-4)的八个输出端连接并行总线(2)的八位数据端，DSP中央芯片(5-6)的119脚和120脚分别连接多路触发器(5-8)的两个输入端，DSP中央芯片(5-6)的141、142、144、1脚分别连接逻辑控制器(5-9)的四个输入端，DSP中央芯片(5-6)的复位端连接复位电路(5-7)的输出端，逻辑控制器(5-9)的第一控制输出端连接第一双通电平转换器(5-2)的控制端，逻辑控制器(5-9)的第二控制输出端连接EPROM存储器(5-3)的控制端，逻辑控制器(5-9)的第三控制输出端连接第二双通电平转换器(5-4)和第四双通电平转换器(5-5)的控制端，逻辑控制器(5-9)的MA0、MA1、MA2、MA3、MA4、CLK、SCLK脚连接并行总线(2)的与每个采集板(1)的逻辑控制单元(1-4)相连的七个控制信号端，DSP中央芯片(5-6)的A0至A3脚连接第四双通电平转换器(5-5)的四个输入端，第四双通电平转换器(5-5)的A0、A1、A2、RFIFO脚连接并行总线(2)的与每个采集板(1)相连的另外四个控制信号端，第二双通电平转换器(5-4)的八个输入端通过八位数据线与第三双通电平转换器(5-1)的输入端相连，第三双通电平转换器(5-1)的一个输出端作为DSP采集单元(5)的工控机清零中断控制端crl_PC并与通讯接口单元(4)的一个控制端相连，第三双通电平转换器(5-1)的另一个输出端为DSP采集单元(5)的时间清零控制端crl_TIME并与时间单元(6)的一个控制端相连，多路触发器(5-8)的一个输出端作为DSP采集单元(5)的工控机数据中断控制端DSP_INT2(PC)并与通讯接口单元(4)的另一个控制端相连，多路触发器(5-8)的另一个输出端作为DSP采集单元(5)的时间中断控制端DSP_INT3(TIME)并与时间单元(6)的另一个控制端相连，逻辑控制器(5-9)的RFIFO_TIME脚作为DSP采集单元(5)的时间信息读取控制端并与时间单元(6)的读写信息端相连，逻辑控制器(5-9)的WFIFO(PC)脚作为DSP采集单元(5)的工控机数据读写控制端并与通讯接口单元(4)的又一个控制端相连，通讯接口单元(4)的五位数据传输译码端与DSP中央芯片(5-6)的A0、A1、A2、A8、A9脚相连。

10、根据权利要求9所述的大容量精密数字采集器，其特征是所述通讯接口单元(4)由第三FIFO芯片(D1)、第一传输芯片(D2)、第二传输芯片(D3)、第三传输芯片(D4)、第四可编程逻辑器件(D5)、第二D触发器(D6)组成，第一传输芯片(D2)的1D至8D脚、第二传输芯片(D3)的A0至A7脚、第三传输芯片(D4)的A0至A7脚通过数据线与外设工控机的八位数据端相连，第一传输芯片(D2)的11脚连接第二D触发器(D6)的3脚，第一传输芯片(D2)的1脚连接第四可编程逻辑器件(D5)的17脚，第二传输芯片(D3)的19脚连接第四可编程逻辑器件(D5)的15脚，第二传输芯片(D3)的1接地，第三传输芯片(D4)的1脚接地，第三传输芯片(D4)的19脚连接第四可编程逻辑器件(D5)的16脚，第四可编程逻辑器件(D5)的14脚连接第三FIFO芯片(D1)的18脚，第一传输芯片(D2)的1Q至8Q脚通过八位数据线分别与第三FIFO芯片(D1)的7、6、5、4、3、31、30、29脚，第三FIFO芯片(D1)的10、11、13、14、15、19、20、21脚通过八位数据线分别连接第三传输芯片(D4)的B0至B7脚，第二传输芯片(D3)的B0脚连接第三FIFO芯片(D1)的24脚，第二传输芯片(D3)的B1脚连接第三FIFO芯片(D1)的23脚，第二传输芯片(D3)的B2脚连接第三FIFO芯片(D1)的9脚，第三FIFO芯片(D1)的26脚接地，第三FIFO芯片(D1)的2脚连接DSP采集单元(5)的工控机数据读写控制端，第二D触发器(D6)的2脚接地，第二D触发器(D6)的4脚连接DSP采集单元(5)的工控机清零中断控制端crl_PC，第二D触发器(D6)的5脚连接DSP采集单元(5)的工控机数据中断控制端DSP_INT2(PC)，第二D触发器(D6)的1脚连接第二直流电源(VCC)的输出端，第四可编程逻辑器件(D5)的1、2、6、7、8脚分别连接DSP采集单元(5)的DSP中央芯片(5-6)的A0、A1、A2、A8、A9脚。

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