CN106248200A - 一种工程结构基频测试的无线数据采集系统 - Google Patents

Abstract

本发明公开了一种工程结构基频测试的无线数据采集系统，包括加速度传感器、模拟信号处理器、模数信号转换与数据锁存器、可编程逻辑控制器、主控CPU控制器、电平转换与数据通讯连接器和电源模块。本发明采用的主控CPU控制器为美国TI公司生产的DSP处理器，可以执行并行乘法和在单周期的整数或浮点数据ALU的操作，使得数据操作速度非常快，完成大数据量的计算成为现实。本发明采用当前大面积使用的移动3G通讯技术进行数据通讯，不需要布线即能够实现系统对结构的大范围监测，减少现场监测过程中很多的环节，从而确保系统结构监测的可靠性。本发明的加速度传感器具有精度高、高灵敏度输出、高动态范围、线性度好和性能稳定可靠等特点。

Description

一种工程结构基频测试的无线数据采集系统

技术领域

本发明涉及工程结构基频测试无线采集技术，特别涉及一种工程结构基频测试数据采集系统。

背景技术

重大工程结构的健康监测对预防结构突发破坏及日常维护起着不可忽视的作用。而目前的健康监测多依赖有线传输，并且数据采集、传输以及处理是各自独立完成的，尤其数据处理通常是在数据中心的计算机上完成的，由于数据分析处理的不及时可能导致结构事故误报现象。再者，有线传输由于需要大量布线，而工程现场面积大、范围广难以实现大范围的监测，这就为预测工程结构局部损伤带来困难。测量或者预估工程结构的基频对确定工程结构的健康状况具有指导作用，然而目前做这项工作需要携带笔记本一台、数据采集器一台、数据分析软件、大量数据导线、传感器等到现场把这一套系统连接起来，中间任何一个连接环节出问题均可导致最终测试无法完成。

发明内容

本发明的目的是设计一种工程结构基频测试的无线数据采集系统，解决通用数据采集系统进行结构监测时可能出现的结构事故误报问题，实现大范围结构监测问题，解决现场监测的可靠性问题。

为了实现上述目的，本发明的技术方案如下：

一种无线结构基频测试数据采集系统，包括加速度传感器、模拟信号处理器、模数信号转换与数据锁存器、可编程逻辑控制器、主控CPU控制器、电平转换与数据通讯连接器和电源模块；

所述的加速度传感器为高精度力平衡加速度传感器；所述的高精度力平衡加速度传感器是一种超低频加速度传感器，其本身的性能频率响应从0Hz开始，能够完全有效获取高精度的工程结构振动信号，其输出端与模拟信号处理器连接；

所述的模拟信号处理器将加速度传感器获得的振动信号调理成满足模数信号转换器要求的信号；

所述的模数信号转换与数据锁存器实现模拟信号的数字化转换，同时将转换完成的数字信号锁存到数据锁存器，接受主控CPU控制器数据采集，从而在主控CPU控制器内进行数据计算与分析；

所述的主控CPU控制器实现加速度传感器数据的采集、数据计算管理、远程无线数据通讯；

所述的可编程逻辑控制器实现逻辑控制、数据采集和无线通讯逻辑控制处理；

所述的电平转换与数据通讯连接器实现主控CPU控制器与上位机软件通讯的电平转换即将TTL电平信号转换成RS232电平信号同时完成数据通讯功能。

进一步地，整个系统还包括电源模块，所述的电源模块为加速度传感器、模拟信号处理器、模数信号转换与数据锁存器、可编程逻辑控制器、主控CPU控制器、电平转换与数据通讯连接器提供电源。

进一步地，所述的模拟信号处理器包括运算放大器U1，所述的加速度传感器输出端与运算放大器U1的3脚相连，同时信号输入对地连接电阻R1和信号幅值限制保护管D1，进行输入阻抗限制和放电电压幅值限制保护，运算放大器U1的2脚与6脚跨接电阻R4和精密多圈电位器T1，2脚对地接电阻R2做2倍同相放大器，由于加速度传感器满量程输出信号是±5V，模数信号转换器满量程输入信号±10V，这里通过运算放大器U1实现满量程信号的匹配，精密多圈电位器T1用于调整运算放大器U1同相放大器电路的放大倍数，确保测量精度满足+/-10V要求；

运算放大器U1的4脚是负电源，7脚是正电源；+12V电源经过电阻R3与运算放大器U1的7脚相接同时对地连接滤波电容C2，电阻R3和滤波电容C2构成RC电源滤波网络，保证运算放大器U1的电源稳定；-12V电源经过电阻R5与运算放大器U1的4脚相接同时对地连接滤波电容C1，电阻R5和滤波电容C1构成RC电源滤波网络，保证运算放大器U1的电源稳定；

运算放大器U1的1脚和8脚接精密多圈电位器T2，用于调整前置信号处理电路的零点偏移；

所述的模数信号转换与数据锁存器包括模数信号转换器U2和数据锁存器U3和U4；运算放大器U1的6脚经电阻R6接到模数信号转换器U2的1脚，模数信号转换器U2是一款16位高精度、高速、低功耗模数信号转换器，采用逐次逼近式工作原理，单一+5V供电，单通道输入，输入电压范围+/-10V；模数信号转换器U2的1脚与4脚接电阻R7，其4脚对地接电容C4，其3脚对地接电容C3；其2、5、14、23和25脚接地，其27和28脚接电源VCC同时对地接滤波退耦电容C5，其26脚为数据转换状态输出脉冲信号脚，连接数据锁存时序脚CLK_SN，其24脚是工作控制信号脚RC；模数信号转换器U2通过主控CPU控制器转换后的16位数字信号送数据锁存器U3和U4，数据锁存器U3和U4均是8位数据锁存器，数据锁存器U3负责低8位，数据锁存器U4负责高8位；数据锁存器U3和U4的CLK_SN脚均与模数信号转换器U2的26脚即BUSY脚相接；数据锁存器U3和U4的数据输入端分别与模数信号转换器U2对应的低8位和高8位相接，其数据输出端与主控CPU控制器的CPU芯片U5的低16位数据线相接；

所述的数据锁存器的工作方法如下：

主控CPU控制器通过大规模可编程逻辑器件U10发出启动模数信号转换器U2的工作信号；模数信号转换器U2完成转换后，将在工作状态控制线上发出数据转换完成脉冲，直接发给数据锁存器U3和U4的CLK，数据锁存器U3和U4将模数信号转换器U2转换完成的数据锁存到数据锁存器U3和U4；主控CPU控制器再次通过大规模可编程逻辑器件U10按照逻辑控制读取数据锁存器U3和U4的数据；主控CPU控制器的CPU芯片U5的读写线通过大规模可编程逻辑器件U10译码的方式产生OC数据读取控制线，从而完成数据的读写操作；

所述的主控CPU控制器包括CPU芯片U5、电源转换芯片U6、程序存储器芯片U7和仿真调试接口JTAG；

所述的电源转换芯片U6完成+5V电源转换成+3.3V电源和1.8V电源供CPU芯片U5使用，同时产生的3.3V电源供数据锁存器U3和U4、通讯接口芯片U8、电平转换芯片U9和大规模可编程逻辑器件U10使用；电源转换芯片U6的输入+5V电源使用电容C6进行退耦滤波，确保电源转换芯片U6的输入电压稳定；电源转换芯片U6同时给CPU芯片U5送复位信号，整个系统上电后电源转换芯片U6送出的复位信号给CPU芯片U5复位；

所述的程序存储器芯片U7是ROM，CPU芯片U5编写的程序通过编译程序完成的二进制代码，使用通用程序烧写器写到程序存储器芯片U7，供CPU芯片U5上电后读取；程序存储器芯片U7是64K容量的ROM，16根地址线直接接CPU芯片U5的低16位地址线，数据线直接接CPU芯片U5低8位数据线，低电平有效的CE脚接地，ROM_OE脚接大规模可编程逻辑器U10；CPU芯片U5通过仿真器编写的程序代码编译成二进制程序文件，通过程序烧写器写入程序存储器U7后，当整个系统上电后CPU芯片U5检测到INT0脚低电平后，CPU芯片U5地址线根据大规模可编程逻辑器U10编译的程序装载地址使得程序存储器芯片U7的ROM_OE有效后，CPU芯片U5将程序转载到CPU芯片U5本身的程序存储器进行功能操作；

所述的仿真调试接口JTAG通过仿真器实现CPU芯片U5程序编写时进行仿真调试使用；仿真调试接口JTAG共14个接口，5脚接3.3V电源，4、6、8、10脚接地，13、14脚对3.3V接100K上拉电阻R8、R9；仿真调试接口JTAG的1、2、3、7、9、11、13、14脚分别接CPU芯片U5的102、103、100、99、98、95、96管脚，其中仿真调试接口JTAG的7、9脚直接连接与CPU芯片U5的98管脚相接；

所述的CPU芯片U5共有144个管脚，24根地址线管脚号141、142、144、1、3、4、5、7、8、10、11、13、14、16、17、19、20、21、22、24、26、27、29、30分别对应CPU芯片本身地址线A23、A22、A21、A20、A19、A18、A17、A16、A15、A14、A13、A12、A11、A10、A9、A8、A7、A6、A5、A4、A3、A2、A1、A0脚；32根数据线管脚号50、51、52、54、55、57、58、59、61、62、64、65、67、68、70、71、73、74、75、76、78、79、81、82、84、85、87、88、90、91、92、93分别对应CPU芯片本身数据线D31、D30、D29、D28、D27、D26、D25、D24、D23、D22、D21、D20、D19、D18、D17、D16、D15、D14、D13、D12、D11、D10、D9、D8、D7、D6、D5、D4、D3、D2、D1、D0脚；其中D31-D16脚不用，CPU芯片U5分别通过上拉电阻R17-R32接到电源3.3V，D15-D0脚作为CPU芯片U5数据线使用；

所述的CPU芯片U5管脚号45直接接地，确认CPU芯片U5处于工作状态；管脚号42、41对应CPU芯片U5本身R/W和STRB线与大规模可编程逻辑器件U10相接，大规模可编程逻辑芯片U10译码实现CPU芯片U5本身的读写操作；CPU芯片U5的地址线A23、A22、A21、A2、A1、A0分别与大规模可编程逻辑器件U10相接，实现整个系统操作地址分配译码；

所述的CPU芯片U5管脚号119、120、121、122对应CPU本身INT3、INT2、INT1、INT0，是CPU芯片U5本身的中断输入脚，CPU芯片U5只使用通讯中断即只使用INT3，INT3与大规模可编程逻辑器件U10相接，将通讯接口芯片U8产生的通讯中断经过大规模可编程逻辑器件U10进行逻辑转换后送CPU芯片U5进行操作；INT1、INT2都接3.3V，CPU芯片U5对INT1、INT2的功能保留，不操作；INT0作为CPU芯片U5程序装载设定标识直接接地，大规模可编程逻辑器件U10译码产生程序装载地址，整个系统上电后CPU芯片U5从程序存储器U7进行程序装载；管脚号124、135、136直接接3.3V；管脚号47、125和128分别通过电阻R16、R11和R12接3.3V；管脚号131通过电阻R13接1.8V，同时通过并联电容C9、C10接地；管脚号138、139通过电阻R14接3.3V，这两个管脚是CPU芯片U5倍频选择脚，同时接3.3V，CPU芯片U5选择5倍频，晶振G1选择30M高精度晶振，CPU芯片U5工作时序频率就是150M，确保FFT频谱分析算法计算时间的要求，从而完成整个系统设计的功能；

所述的CPU芯片U5的管脚号127是复位输入管脚，CPU芯片U5复位采用双复位工作模式即电源芯片U6上电给CPU芯片U5提供的复位信号，同时通过电阻R15和电容C11实现阻容复位，确保CPU芯片U5可靠复位，保证硬件工作的可靠安全性；管脚号132、133分别对应XOUT、XIN，是CPU芯片U5工作时序输出输入脚，晶振G1一端与XIN连接、另一端通过电阻R10与XOUT连接，晶振G1两端分别对地接启振电容C7、C8；

所述的CPU芯片U5管脚号2、9、18、25、34、40、49、56、63、72、80、89、97、105、112、118、126、130、134、140接地；管脚号6、15、23、31、37、43、53、60、69、77、86、94、108、115、129、143接3.3V电源；管脚号12、28、46、66、83、101、123、137接1.8V电源；

所述的CPU芯片U5其他没有连接的管脚为悬空状态；

所述的电平转换与数据通讯连接器包括通讯接口芯片U8和电平转换芯片U9完；

所述的通讯接口芯片U8选用TL16C550异步通讯接口芯片，外围设备通过TL16C550异步通讯接口芯片执行串行到并行的转换，CPU芯片U5获得数据，同时通过TL16C550异步通讯接口芯片执行并行到串行的转换将数据发送出去；Tl16c550异步通讯接口芯片本身通讯稳定，高速，最高达到1M波特率通讯速率，确保测整个系统结构基频测试的时效性；

所述的通讯接口芯片U8的数据线D7-D0分别与CPU芯片U5的数据线D7-D0相接，地址线A2、A1、A0与CPU芯片U5的地址线A2-A0相接；通讯接口芯片U8的片选CS0、CS1直接接3.3V，CS2接地；管脚号10与管脚号17直接相连；管脚号18即XIN接晶振G2的一端，晶振G2的另一端接电阻R37与XOUT相接，晶振G2两端分别接启振电容C16和C17，晶振G2两端并联电阻R38；通讯接口芯片U8选用3.072M晶振，实现1M波特率通讯速率；通讯接口芯片U8的写线WR1与大规模可编程逻辑器件U10相接，WR2接地；通讯接口芯片U8的读线RD1与大规模可编程逻辑器件U10相接，RD2接地；通讯接口芯片U8的28脚接地；通讯接口芯片U8的复位MR与大规模可编程逻辑器件U10相接，CPU芯片U5主动通过大规模可编程逻辑器件U10对U8进行主动复位；通讯接口芯片U8的通讯中断输出脚INTRPT与大规模可编程逻辑器件U10相接，通过逻辑电平转换将通讯中断信号送CPU芯片U5，从而CPU芯片U5能够进行通讯中断处理；通讯接口芯片U8没有外连接的管脚悬空；

所述的电平转换芯片U9，完成通讯接口芯片U8的TTL电平信号转换成RS232电平的信号；通讯接口芯片U8的11脚SIN与电平转换芯片U9的9脚相接，其13脚SOUT与电平转换芯片U9的10脚相接；

电平转换芯片U9的1、3脚接电容C12，其4、5脚接电容C13，其8脚接无线数据通讯模块ZWD-35A的ZWD_35A_RXD脚，其7脚接无线数据通讯模块ZWD-35A的ZWD_35A_TXD脚；

所述的可编程逻辑控制器包括大规模可编程逻辑器件U10和逻辑器件烧写程序接口JJ；

所述的大规模可编程逻辑器件U10的4、7、26、29管脚分别与逻辑器件烧写程序接口JJ的3、8、6、2脚相连，逻辑器件烧写程序接口JJ的1脚接+3.3V、7脚接地；大规模可编程逻辑器件U10的14、13、12、11、10、9、8、40、41、42、43、24管脚分别与CPU芯片U5的A23、A22、A21、RW、STRB、A0、A1、A2、D0、D1、D2、INT3相接；大规模可编程逻辑器件U10的15管脚与模数信号转换器U2的24脚连接，作为转换启动信号；大规模可编程逻辑器件U10的44管脚分别与数据锁存器U3-U4的1脚相连；大规模可编程逻辑器件U10的1管脚与程序存储器U7的D 22脚相接，作为程序装载使能信号；大规模可编程逻辑器件U10的19、20、21、22管脚与通讯接口芯片U8的WR、RD、INTA、MR相接；大规模可编程逻辑器件U10的状态指示灯D1作为通讯指示灯、D2作为采集指示灯、D3作为CPU状态指示灯，大规模可编程逻辑器件U10的36、35、34管脚分别接三个状态指示灯的负极，三个状态指示灯的正极对电源3.3V分别接电阻R33、R34、R35；

进一步地，所述的电源模块包括蓄电池+12V、DC/DC模块DS1和DS2，蓄电池+12V输入端通过退耦滤波电容C26和C27与功率电感LL相连，功率电感LL输出端再次通过退耦滤波电容C18和C19分别连接DC/DC模块DS1和DS2的输入端；DC/DC模块DS2转换成+5V单电源输出，输出电源通过退耦滤波电容C24和C25输出给各芯片供电；DC/DC模块DS1将+12V电源转成+/-12V双电源输出，输出的+/-12V电源直接给运算放大器U1供电。

进一步地，所述的CPU芯片U5为美国TI公司生产的DSP处理器TMS320VC33。

进一步地，所述的加速度传感器为FBA12高精度力平衡加速度计。

进一步地，整个系统的电路采用多层电路板设计。

进一步地，整个系统采用低功耗通用工业级的电子元器件。

进一步地，整个系统采用虚拟仪器电子电路设计技术。

与现有技术相比，本发明具有以下有益效果：

1、本发明的主控CPU控制器采用数据信号处理器DSP进行系统控制与数据计算，系统采集到的结构数据通过DSP强大的数据信号处理计数功能直接进行FFT频谱分析计算，产生结构分析的基频数据，同时与上层监控中心软件进行实时数据传输，上层监控中心可以直接进行结构情况分析，确定结构的安全情况。

本发明采用的CPU芯片U5有144个管脚，是一个32位、在0.18微米四级金属制造的浮点处理器(时间表)技术的数字信号处理器。TMS320VC33是美国TI公司生产的DSP处理器。TMS320VC33特殊的数字信号处理指令集体现其速度和灵活性每秒执行1亿5000万次浮点运算。TMS320VC33可以执行并行乘法和在单周期的整数或浮点数据ALU的操作，使得数据操作速度非常快，完成大数据量的计算成为现实。

本发明的CPU芯片U5完成系统逻辑控制、数据的采集、结构基频计算、数据通讯等功能。结构基频计算要充分利用TMS320VC33强大的数据计算功能实现。CPU芯片U5本身有16K，32位数据存储器，将由数据锁存器U3-U4读取的数据暂存，利用CPU的强大的浮点计算功能进行FFT频谱分析算法，计算出来结构基频。计算后的结构基频根据通讯协议与上位计算机进行数据通讯。

本发明根据工程结构测试的实际情况，直接通过CPU强大的数据处理功能将工程结构基频直接提取出来，工程结构基频是各种结构的重要参数，快速获得工程结构基频，实时判断工程结构基频情况，对于工程结构情况能快速做出判断。

2、本发明采用当前大面积使用的移动3G通讯技术进行数据通讯，当前移动3G技术通讯稳定可靠，确保系统通讯的稳定安全，能够实现系统对结构的大范围监测。无线通讯技术的使用使得系统监测不需要布线，减少现场监测过程中很多的环节，从而确保系统结构监测的可靠性。

本发明选用成熟的工业级ZWD_35A无线数传终端进行无线通讯。ZWD_35A无线数传终端的成熟稳定确保整个系统的通讯稳定可靠，实现大面积实时数据通讯的要求。本发明通过监控中心多台系统进行数据交互，可以实现大面积大范围结构监测。

3、本发明的加速度传感器是为了获得完全有效的结构监测数据而选用的高精度加速度传感器，传感器本身是一种单分向的宽频带加速度传感器，采用力平衡电子反馈及机电一体化设计，将单分向振动加速度真实转换成电压信号输出，实现对各种低频、超低频的振动测量，具有精度高、高灵敏度输出、高动态范围、线性度好、低频从0Hz开始，具有平坦的频率特性响应、相位呈线性变化，技术参数一致性好、性能稳定可靠、低功耗、体积小等特点。

4、本发明可以为重大工程结构健康监测以及量大面广的单体结构进行健康状况评估。本发明可以广泛应用于地震监测、建筑桥梁健康监测与测试、工业结构监测与测试、海洋平台结构监测等领域。

5、本发明的电路采用多层电路板设计，多层电路板装配密度高、体积小、质量轻，由于装配密度高，各组件(包括元器件)间的连线减少，提高可靠性；增加布线层数，加大设计灵活性；能构成具有一定阻抗的电路；可形成高速传输电路；可设置电路、磁路屏蔽层，还可设置金属芯散热层以满足屏蔽、散热等功能需要；调试简单，可靠性高。

6、本发明选用低功耗通用工业级的电子元器件。低功耗电子器件能够减少系统对电源的要求，能够降低系统发热而产生问题的要求；工业级电子器件能够增加系统的实际工作温度空间，提高系统稳定性。

7、本发明采用虚拟仪器电子电路设计技术，虚拟仪器技术(Virtual instrument)就是利用高性能的模块化硬件，结合高效灵活的软件来完成各种测试、测量和自动化的应用。同其他技术相比，虚拟仪器技术具有四大优势：性能高、扩展性强、节约时间、无缝集成。

附图说明

图1是本发明的组成示意图。

图2是本发明的加速度传感器、模拟信号处理器、模数信号转换与数据锁存器电路示意图。

图3主控CPU控制器电路示意图。

图4是可编程逻辑控制器、电平转换与数据通讯连接器电路示意图。

图5是电源模块电路示意图。

具体实施方式

下面结合附图对本发明作进一步说明。如图1所示，一种无线结构基频测试数据采集系统，包括加速度传感器、模拟信号处理器、模数信号转换与数据锁存器、可编程逻辑控制器、主控CPU控制器、电平转换与数据通讯连接器、电源模块。所述的模拟信号处理器包括运算放大器U1，具体电路如图2所示。所述的模数信号转换与数据锁存器包括模数信号转换器U2和数据锁存器U3和U4，具体电路如图2所示。所述的主控CPU控制器包括CPU芯片U5、电源转换芯片U6、程序存储器芯片U7和仿真调试接口JTAG，具体电路如图3所示。所述的电平转换与数据通讯连接器包括通讯接口芯片U8和电平转换芯片U9完，具体电路如图4所示。所述的可编程逻辑控制器包括大规模可编程逻辑器件U10和逻辑器件烧写程序接口JJ，具体电路如图5所示。

本发明的加速度传感器选用地震监测力平衡原理的FBA12高精度力平衡加速度计，根据结构测试经验，结构监测加速度传感器要求高精度、高动态范围、超低频等特点，FBA12高精度力平衡加速度计是一种单分向的宽频带加速度传感器，采用力平衡电子反馈及机电一体化设计，将单分向振动加速度真实转换成电压信号输出，实现对各种低频、超低频的振动测量。FBA12高精度力平衡加速度计是新一代高精度传感器,具有精度高、高灵敏度输出、高动态范围、线性度好、低频从0Hz开始，具有平坦的频率特性响应、相位呈线性变化，技术参数一致性好、性能稳定可靠、低功耗、体积小等特点，非常适合本发明。

本发明所有的元器件及接插件均可以从电子市场购买，详见表1，有利于大大降低制造成本，并提高数据采集系统的性能。

表1：元器件标号电路板的正反面统一排序(一块电路板)

本发明不局限于本实施例，任何在本发明披露的技术范围内的等同构思或者改变，均列为本发明的保护范围。

Claims (9)

1.一种工程结构基频测试的无线数据采集系统，其特征在于：包括加速度传感器、模拟信号处理器、模数信号转换与数据锁存器、可编程逻辑控制器、主控CPU控制器、电平转换与数据通讯连接器和电源模块；

所述的加速度传感器为高精度力平衡加速度传感器；所述的高精度力平衡加速度传感器是一种超低频加速度传感器，其本身的性能频率响应从0Hz开始，能够完全有效获取高精度的工程结构振动信号，其输出端与模拟信号处理器连接；

所述的模拟信号处理器将加速度传感器获得的振动信号调理成满足模数信号转换器要求的信号；

所述的模数信号转换与数据锁存器实现模拟信号的数字化转换，同时将转换完成的数字信号锁存到数据锁存器，接受主控CPU控制器数据采集，从而在主控CPU控制器内进行数据计算与分析；

所述的主控CPU控制器实现加速度传感器数据的采集、数据计算管理、远程无线数据通讯；

所述的可编程逻辑控制器实现逻辑控制、数据采集和无线通讯逻辑控制处理；

所述的电平转换与数据通讯连接器实现主控CPU控制器与上位机软件通讯的电平转换即将TTL电平信号转换成RS232电平信号同时完成数据通讯功能。

2.根据权利要求1所述的一种工程结构基频测试的无线数据采集系统，其特征在于：整个系统还包括电源模块，所述的电源模块为加速度传感器、模拟信号处理器、模数信号转换与数据锁存器、可编程逻辑控制器、主控CPU控制器、电平转换与数据通讯连接器提供电源。

3.根据权利要求1所述的一种工程结构基频测试的无线数据采集系统，其特征在于：所述的模拟信号处理器包括运算放大器U1，所述的加速度传感器输出端与运算放大器U1的3脚相连，同时信号输入对地连接电阻R1和信号幅值限制保护管D1，进行输入阻抗限制和放电电压幅值限制保护，运算放大器U1的2脚与6脚跨接电阻R4和精密多圈电位器T1，2脚对地接电阻R2做2倍同相放大器，由于加速度传感器满量程输出信号是±5V，模数信号转换器满量程 输入信号±10V，这里通过运算放大器U1实现满量程信号的匹配，精密多圈电位器T1用于调整运算放大器U1同相放大器电路的放大倍数，确保测量精度满足+/-10V要求；

运算放大器U1的4脚是负电源，7脚是正电源；+12V电源经过电阻R3与运算放大器U1的7脚相接同时对地连接滤波电容C2，电阻R3和滤波电容C2构成RC电源滤波网络，保证运算放大器U1的电源稳定；-12V电源经过电阻R5与运算放大器U1的4脚相接同时对地连接滤波电容C1，电阻R5和滤波电容C1构成RC电源滤波网络，保证运算放大器U1的电源稳定；

运算放大器U1的1脚和8脚接精密多圈电位器T2，用于调整前置信号处理电路的零点偏移；

所述的模数信号转换与数据锁存器包括模数信号转换器U2和数据锁存器U3和U4；运算放大器U1的6脚经电阻R6接到模数信号转换器U2的1脚，模数信号转换器U2是一款16位高精度、高速、低功耗模数信号转换器，采用逐次逼近式工作原理，单一+5V供电，单通道输入，输入电压范围+/-10V；模数信号转换器U2的1脚与4脚接电阻R7，其4脚对地接电容C4，其3脚对地接电容C3；其2、5、14、23和25脚接地，其27和28脚接电源VCC同时对地接滤波退耦电容C5，其26脚为数据转换状态输出脉冲信号脚，连接数据锁存时序脚CLK_SN，其24脚是工作控制信号脚RC；模数信号转换器U2通过主控CPU控制器转换后的16位数字信号送数据锁存器U3和U4，数据锁存器U3和U4均是8位数据锁存器，数据锁存器U3负责低8位，数据锁存器U4负责高8位；数据锁存器U3和U4的CLK_SN脚均与模数信号转换器U2的26脚即BUSY脚相接；数据锁存器U3和U4的数据输入端分别与模数信号转换器U2对应的低8位和高8位相接，其数据输出端与主控CPU控制器的CPU芯片U5的低16位数据线相接；

所述的主控CPU控制器包括CPU芯片U5、电源转换芯片U6、程序存储器芯片U7和仿真调试接口JTAG；

所述的电源转换芯片U6完成+5V电源转换成+3.3V电源和1.8V电源供CPU芯片U5使用，同时产生的3.3V电源供数据锁存器U3和U4、通讯接口芯片U8、电平转换芯片U9和大规模可编程逻辑器件U10使用；电源转换芯片U6的输入+5V电源使用电容C6进行退耦滤波，确保电源转换芯片U6的输入电压稳定； 电源转换芯片U6同时给CPU芯片U5送复位信号，整个系统上电后电源转换芯片U6送出的复位信号给CPU芯片U5复位；

所述的程序存储器芯片U7是ROM，CPU芯片U5编写的程序通过编译程序完成的二进制代码，使用通用程序烧写器写到程序存储器芯片U7，供CPU芯片U5上电后读取；程序存储器芯片U7是64K容量的ROM，16根地址线直接接CPU芯片U5的低16位地址线，数据线直接接CPU芯片U5低8位数据线，低电平有效的CE脚接地，ROM_OE脚接大规模可编程逻辑器U10；CPU芯片U5通过仿真器编写的程序代码编译成二进制程序文件，通过程序烧写器写入程序存储器U7后，当整个系统上电后CPU芯片U5检测到INT0脚低电平后，CPU芯片U5地址线根据大规模可编程逻辑器U10编译的程序装载地址使得程序存储器芯片U7的ROM_OE有效后，CPU芯片U5将程序转载到CPU芯片U5本身的程序存储器进行功能操作；

所述的仿真调试接口JTAG通过仿真器实现CPU芯片U5程序编写时进行仿真调试使用；仿真调试接口JTAG共14个接口，5脚接3.3V电源，4、6、8、10脚接地，13、14脚对3.3V接100K上拉电阻R8、R9；仿真调试接口JTAG的1、2、3、7、9、11、13、14脚分别接CPU芯片U5的102、103、100、99、98、95、96管脚，其中仿真调试接口JTAG的7、9脚直接连接与CPU芯片U5的98管脚相接；

所述的CPU芯片U5共有144个管脚，24根地址线管脚号141、142、144、1、3、4、5、7、8、10、11、13、14、16、17、19、20、21、22、24、26、27、29、30分别对应CPU芯片本身地址线A23、A22、A21、A20、A19、A18、A17、A16、A15、A14、A13、A12、A11、A10、A9、A8、A7、A6、A5、A4、A3、A2、A1、A0脚；32根数据线管脚号50、51、52、54、55、57、58、59、61、62、64、65、67、68、70、71、73、74、75、76、78、79、81、82、84、85、87、88、90、91、92、93分别对应CPU芯片本身数据线D31、D30、D29、D28、D27、D26、D25、D24、D23、D22、D21、D20、D19、D18、D17、D16、D15、D14、D13、D12、D11、D10、D9、D8、D7、D6、D5、D4、D3、D2、D1、D0脚；其中D31-D16脚不用，CPU芯片U5分别通过上拉电阻R17-R32接到电源3.3V，D15-D0脚作为CPU芯片U5数据线使用；

所述的CPU芯片U5管脚号45直接接地，确认CPU芯片U5处于工作状态； 管脚号42、41对应CPU芯片U5本身R/W和STRB线与大规模可编程逻辑器件U10相接，大规模可编程逻辑芯片U10译码实现CPU芯片U5本身的读写操作；CPU芯片U5的地址线A23、A22、A21、A2、A1、A0分别与大规模可编程逻辑器件U10相接，实现整个系统操作地址分配译码；

所述的CPU芯片U5管脚号119、120、121、122对应CPU本身INT3、INT2、INT1、INT0，是CPU芯片U5本身的中断输入脚，CPU芯片U5只使用通讯中断即只使用INT3，INT3与大规模可编程逻辑器件U10相接，将通讯接口芯片U8产生的通讯中断经过大规模可编程逻辑器件U10进行逻辑转换后送CPU芯片U5进行操作；INT1、INT2都接3.3V，CPU芯片U5对INT1、INT2的功能保留，不操作；INT0作为CPU芯片U5程序装载设定标识直接接地，大规模可编程逻辑器件U10译码产生程序装载地址，整个系统上电后CPU芯片U5从程序存储器U7进行程序装载；管脚号124、135、136直接接3.3V；管脚号47、125和128分别通过电阻R16、R11和R12接3.3V；管脚号131通过电阻R13接1.8V，同时通过并联电容C9、C10接地；管脚号138、139通过电阻R14接3.3V，这两个管脚是CPU芯片U5倍频选择脚，同时接3.3V，CPU芯片U5选择5倍频，晶振G1选择30M高精度晶振，CPU芯片U5工作时序频率就是150M，确保FFT频谱分析算法计算时间的要求，从而完成整个系统设计的功能；

所述的CPU芯片U5的管脚号127是复位输入管脚，CPU芯片U5复位采用双复位工作模式即电源芯片U6上电给CPU芯片U5提供的复位信号，同时通过电阻R15和电容C11实现阻容复位，确保CPU芯片U5可靠复位，保证硬件工作的可靠安全性；管脚号132、133分别对应XOUT、XIN，是CPU芯片U5工作时序输出输入脚，晶振G1一端与XIN连接、另一端通过电阻R10与XOUT连接，晶振G1两端分别对地接启振电容C7、C8；

所述的CPU芯片U5管脚号2、9、18、25、34、40、49、56、63、72、80、89、97、105、112、118、126、130、134、140接地；管脚号6、15、23、31、37、43、53、60、69、77、86、94、108、115、129、143接3.3V电源；管脚号12、28、46、66、83、101、123、137接1.8V电源；

所述的CPU芯片U5其他没有连接的管脚为悬空状态；

所述的电平转换与数据通讯连接器包括通讯接口芯片U8和电平转换芯片U9完；

所述的通讯接口芯片U8选用TL16C550异步通讯接口芯片，外围设备通过TL16C550异步通讯接口芯片执行串行到并行的转换，CPU芯片U5获得数据，同时通过TL16C550异步通讯接口芯片执行并行到串行的转换将数据发送出去；Tl16c550异步通讯接口芯片本身通讯稳定，高速，最高达到1M波特率通讯速率，确保测整个系统结构基频测试的时效性；

所述的通讯接口芯片U8的数据线D7-D0分别与CPU芯片U5的数据线D7-D0相接，地址线A2、A1、A0与CPU芯片U5的地址线A2-A0相接；通讯接口芯片U8的片选CS0、CS1直接接3.3V，CS2接地；管脚号10与管脚号17直接相连；管脚号18即XIN接晶振G2的一端，晶振G2的另一端接电阻R37与XOUT相接，晶振G2两端分别接启振电容C16和C17，晶振G2两端并联电阻R38；通讯接口芯片U8选用3.072M晶振，实现1M波特率通讯速率；通讯接口芯片U8的写线WR1与大规模可编程逻辑器件U10相接，WR2接地；通讯接口芯片U8的读线RD1与大规模可编程逻辑器件U10相接，RD2接地；通讯接口芯片U8的28脚接地；通讯接口芯片U8的复位MR与大规模可编程逻辑器件U10相接，CPU芯片U5主动通过大规模可编程逻辑器件U10对U8进行主动复位；通讯接口芯片U8的通讯中断输出脚INTRPT与大规模可编程逻辑器件U10相接，通过逻辑电平转换将通讯中断信号送CPU芯片U5，从而CPU芯片U5能够进行通讯中断处理；通讯接口芯片U8没有外连接的管脚悬空；

所述的电平转换芯片U9，完成通讯接口芯片U8的TTL电平信号转换成RS232电平的信号；通讯接口芯片U8的11脚SIN与电平转换芯片U9的9脚相接，其13脚SOUT与电平转换芯片U9的10脚相接；

电平转换芯片U9的1、3脚接电容C12，其4、5脚接电容C13，其8脚接无线数据通讯模块ZWD-35A的ZWD_35A_RXD脚，其7脚接无线数据通讯模块ZWD-35A的ZWD_35A_TXD脚；

所述的可编程逻辑控制器包括大规模可编程逻辑器件U10和逻辑器件烧写程序接口JJ；

所述的大规模可编程逻辑器件U10的4、7、26、29管脚分别与逻辑器件烧写程序接口JJ的3、8、6、2脚相连，逻辑器件烧写程序接口JJ的1脚接+3.3V、7脚接地；大规模可编程逻辑器件U10的14、13、12、11、10、9、8、40、41、42、43、24管脚分别与CPU芯片U5的A23、A22、A21、RW、STRB、A0、 A1、A2、D0、D1、D2、INT3相接；大规模可编程逻辑器件U10的15管脚与模数信号转换器U2的24脚连接，作为转换启动信号；大规模可编程逻辑器件U10的44管脚分别与数据锁存器U3-U4的1脚相连；大规模可编程逻辑器件U10的1管脚与程序存储器U7的D 22脚相接，作为程序装载使能信号；大规模可编程逻辑器件U10的19、20、21、22管脚与通讯接口芯片U8的WR、RD、INTA、MR相接；大规模可编程逻辑器件U10的状态指示灯D1作为通讯指示灯、D2作为采集指示灯、D3作为CPU状态指示灯，大规模可编程逻辑器件U10的36、35、34管脚分别接三个状态指示灯的负极，三个状态指示灯的正极对电源3.3V分别接电阻R33、R34、R35。

4.根据权利要求1或2所述的一种工程结构基频测试的无线数据采集系统，其特征在于：所述的电源模块包括蓄电池+12V、DC/DC模块DS1和DS2，蓄电池+12V输入端通过退耦滤波电容C26和C27与功率电感LL相连，功率电感LL输出端再次通过退耦滤波电容C18和C19分别连接DC/DC模块DS1和DS2的输入端；DC/DC模块DS2转换成+5V单电源输出，输出电源通过退耦滤波电容C24和C25输出给各芯片供电；DC/DC模块DS1将+12V电源转成+/-12V双电源输出，输出的+/-12V电源直接给运算放大器U1供电。

5.根据权利要求3所述的一种工程结构基频测试的无线数据采集系统，其特征在于：所述的CPU芯片U5为美国TI公司生产的DSP处理器TMS320VC33。

6.根据权利要求3所述的一种工程结构基频测试的无线数据采集系统，其特征在于：所述的加速度传感器为FBA12高精度力平衡加速度计。

7.根据权利要求1所述的一种工程结构基频测试的无线数据采集系统，其特征在于：整个系统的电路采用多层电路板设计。

8.根据权利要求1所述的一种工程结构基频测试的无线数据采集系统，其特征在于：整个系统采用低功耗通用工业级的电子元器件。

9.根据权利要求1所述的一种工程结构基频测试的无线数据采集系统，其特征在于：整个系统采用虚拟仪器电子电路设计技术。