CN101937475A - 一种多速率多通道数据采集方法 - Google Patents

Abstract

本发明涉及一种多速率多通道数据采集方法，步骤为：1)先将36路通道的数据由48位拓展为54位，高6位用于通道编码；2)36路通道与第一级FIFO存储器一对一缓存数据，第一级FIFO存储器6个为一组，以组为单位汇集到一个第二级FIFO存储器，并按组配置一个第一级控制器；3)将6个第二级FIFO存储器为一组，以组为单位汇集到一个第三级FIFO存储器，并配置一个第二级控制器，4)DSP芯片与第三级FIFO存储器直接连接，且根据第三级FIFO存储器的半满标志位读取数据。本发明所述的方法，在通过DSP读取数据时可同时直接对36路音频数据进行搜集，36路数据每路的数据率可不同，每路数据的最大数据率为500kHz，数据为复数，I、Q数据位宽各为24位。

Description

一种多速率多通道数据采集方法

技术领域

本发明涉及电磁信号监测技术领域，具体说是一种多速率多通道数据采集方法。

背景技术

在电磁信号监测领域，对感兴趣的音频信号监听并记录是一项重要的功能，数字信号处理技术和FPGA(Field Programmable Gate Array，现场可编程门阵列)芯片的发展，使得在一段频域内，对多个信号同时进行采集处理并记录变为可能。在某项电磁信号监测设备中，采取了这样一项技术：采取高速采样，实时分析40MHz带宽内信号的频谱，基于信号的频谱，筛选感兴趣信号，信号有两个参数，频率和带宽，对感兴趣信号进行信号数据记录，可同时记录多达36个(36路)感兴趣的音频信号。信号记录的处理过程为：A/D采样数据根据频率进行数字变频，根据带宽进行滤波抽取，每一个信号都被这样处理，最后多个信号形成多路数据，也被称为多个通道的数据信号。本技术需要解决利用DSP(Digital Signal Processing，数字信号处理)芯片对多个通道的数据信号的合理读取。

现有的技术一般是记录一个或者三四个通道的信号数据。每个通道采取双口RAM(随机存取存储器)或者FIFO(先进先出)存储器作为通信接口，通信接口分配不同的读取地址，利用中断机制，通知DSP芯片读取相应通道的数据。其原理图如图1所示。在图1中，N个(N＝1～4)通道的数据对应N个存储器(双口RAM或FIFO存储器)作为与DSP芯片的通信接口，当每个通信接口数据缓冲到一定程度就会发出中断信号，DSP芯片响应后通过寻址读取相应通道的数据。

其缺点是：DSP芯片的总线驱动能力不够，可以同时搜集的通道数量N不超过8个，并且需要DSP芯片频繁的响应中断，造成DSP芯片程序运算效率低，还要避免中断的冲突。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种多速率多通道数据采集方法，在通过DSP芯片读取数据时可同时直接对36路音频数据进行搜集，每路数据的数据率可不同，每路数据的最大数据率为500kHz，所述数据为复数，复数实部用I表示，虚部用Q表示，I、Q数据位宽各为24位。

为达到以上目的，本发明采取的技术方案是：

一种多速率多通道数据采集方法，其特征在于：

1)通道的数据为复数，复数实部用I表示，虚部用Q表示，I、Q数据位宽各为24位，先将36路通道的数据随路编码：将通道的数据由48位位宽拓展为54位，高6位用于编码，在读取通道的数据时，根据高6位编码的不同分辨是哪路通道的数据；

2)第一次通道分组：第一层36路通道分别通过一个第一级FIFO存储器缓存数据，将36路第一级FIFO存储器每6个分为一组，共分为6组，以组为单位分别汇集第一级FIFO存储器的输出到一个第二级FIFO存储器，并且每组配置一个用于控制数据读取的第一级控制器，第一级控制器每次读取的数据为32个，6个第二级FIFO存储器的输出作为第二层6个通道；

3)第二次通道分组：将第二层6个通道作为一组，以组为单位汇集第二级FIFO存储器的输出到一个第三级FIFO存储器，并且配置一个用于控制数据读取的第二级控制器，第二级控制器每次读取的数据为64个，

4)DSP芯片与第三级FIFO存储器之间直接连接，且第三级FIFO存储器将半满标志位作为一个中断信号，DSP芯片根据此中断信号读取第三级FIFO存储器内的数据。

在上述技术方案的基础上，所述各级FIFO存储器为基于FPGA的FIFO存储器，所述各级控制器为基于FPGA的控制器。

在上述技术方案的基础上，所述DSP芯片的型号为ADSP-TS201S。

在上述技术方案的基础上，第一级FIFO存储器的存储结构为54×64，即数据宽度54位，存储深度64；第二级FIFO存储器的存储结构为54×128，即数据宽度54位，存储深度128；第三级FIFO存储器的存储结构为54×2048，即数据宽度54位，存储深度2048。

在上述技术方案的基础上，所述第一级控制器的输入信号包括：

1个运行时钟信号clk50M，频率50MHz，

6个半满标志信号flag1～flag6，半满标志信号的数量与其管理的第一级FIFO存储器的数量相同，

所述第一级控制器的输出信号包括：

6个读时钟信号clkout1～clkout6，第一级FIFO存储器对应的读时钟信号，运行时钟信号clk50M取反后，分别和读使能信号en_1～en_6相与，输出即为clkout1～clkout6，

6个读使能信号en_1～en_6，第一级FIFO存储器对应的读使能信号，

1个写时钟信号clkout，第二级FIFO存储器的写时钟信号，读时钟信号clkout1～clkout6相或，输出即为写时钟信号clkout。

在上述技术方案的基础上，所述第二级控制器的输入信号包括：

1个运行时钟信号clk50M，频率50MHz，

6个半满标志信号flag1～flag6，半满标志信号的数量与其管理的第二级FIFO存储器的数量相同，

所述第二级控制器的输出信号包括：

6个读时钟信号clkout1～clkout6，第二级FIFO存储器对应的读时钟信号，运行时钟信号clk50M取反后，分别和读使能信号en_1～en_6相与，输出即为clkout1～clkout6，

6个读使能信号en_1～en_6，第二级FIFO存储器对应的读使能信号，

1个写时钟信号clkout，第三级FIFO存储器的写时钟信号，读时钟信号clkout1～clkout6相或，输出即为写时钟信号clkout。

在上述技术方案的基础上，所述各级控制器的检测控制进程的步骤为：

步骤1，以运行时钟信号clk50M的上升沿为触发，按优先级为flag1～flag6对半满标志信号flag1～flag6以优先级从高向低检测flag1～flag6信号的电平；

步骤2，判断半满标志信号flag1～flag6是否存在高电平；

步骤3，当检测到半满标志信号flag1～flag6之一为高电平时，则屏蔽检测功能，计数器清零，转步骤4，否则转步骤1；

步骤4，以运行时钟信号clk50M的上升沿为触发，计数器从零开始计数，

当计数值为4时，置与为高电平的半满标志信号相应的读使能信号en输出为高电平，例如当检测到半满标志信号flag3为高电平，那么此时应该执行以下操作：置与为高电平的半满标志信号flag3相应的读使能信号en_3输出为高电平，

当计数值为36时，置与为高电平的半满标志信号相应的读使能信号en输出为高电平0，

当计数值计数为38时，解除检测功能的屏蔽。

本发明所述的多速率多通道数据采集方法，在通过DSP芯片读取数据时可同时直接对36路音频数据进行搜集，每路数据的数据率可不同，每路数据的最大数据率为500kHz，所述数据为复数，复数实部用I表示，虚部用Q表示，I、Q数据位宽各为24位。与现有技术相比，本发明采集数据的通道数更多，DSP芯片端口读取数据的中断关系简化。

附图说明

本发明有如下附图：

图1现有技术的原理框图，

图2本发明的原理框图，

图3第一级控制器输入输出端口示意图，

图4第一级控制器输入输出时序图，

图5第一级控制器内部连接图，

图6第一级控制器内部的检测操作进程的流程图。

具体实施方式

以下结合附图对本发明作进一步详细说明。

本发明通过将FIFO存储器分层(分级)，使多路不同速率的数据一层层的汇总，最后汇总为一路数据。本发明的关键点是多路数据搜集采取的分层式先进先出存储器结构汇总数据。本发明所述方法的步骤可概括为：

1)先将36路通道的数据由48位拓展为54位，高6位用于通道编码；

2)36路通道与第一级FIFO存储器一对一缓存数据，第一级FIFO存储器6个为一组，以组为单位汇集到一个第二级FIFO存储器，并按组配置一个第一级控制器；

3)将6个第二级FIFO存储器为一组，以组为单位汇集到一个第三级FIFO存储器，并配置一个第二级控制器，

4)DSP芯片与第三级FIFO存储器直接连接，且根据第三级FIFO存储器的半满标志位读取数据。

结合图2所示，本发明所述的多速率多通道数据采集方法，共分三个层面进行数据汇集：通过3级的FIFO存储器进行数据缓存和汇集，第一级FIFO存储器为36个，用于缓存36路通道的数据，第二级FIFO存储器为6个，每个第二级FIFO存储器用于缓存6个第一级FIFO存储器的数据，第三级FIFO存储器为1个，第三级FIFO存储器用于缓存6个第二级FIFO存储器的数据，DSP芯片直接读取第三级FIFO存储器内的数据。

以针对36路通道数据，并且各通道数据的数据率不一样为例，读取这么多路通道的数据看起来是麻烦的事情，本发明采取这样的设计思想，类似于河水流域汇集河水一样，多条小的支流汇集成一条支流，然后多条支流汇集成一条主干流，实现最终的数据读取，其具体过程如下：

1)通道的数据为复数，复数实部用I表示，虚部用Q表示，I、Q数据位宽各为24位，先将36路通道的数据随路编码。将通道的数据由48位位宽(I、Q各24位)拓展为54位，高6位用于编码，在读取通道的数据时，根据高6位编码的不同分辨是哪路通道的数据；例如第一路通道编码为000001，第二路通道编码为000010，第三路通道编码为000011，依此类推，高6位编码的具体对应关系可以根据实际需要设定，不做限定。这样当DSP芯片读取数据时可以分辨是哪路通道的数据。

2)第一层36路通道分别通过一个第一级FIFO存储器缓存数据，将36路第一级FIFO存储器每6个分为一组，共分为6组，以组为单位分别汇集第一级FIFO存储器的输出到一个第二级FIFO存储器，并且每组配置一个用于控制数据读取的第一级控制器，即图2中的控制器1～6，第一级控制器每次读取的数据为32个，6个第二级FIFO存储器的输出作为第二层6个通道；第一级FIFO存储器的存储结构为54×64，即数据宽度54位，存储深度64。第二级FIFO存储器的存储结构为54×128，即数据宽度54位，存储深度128。

3)第二级FIFO存储器只有6个，存储结构为54×128，6个第二级FIFO存储器的输出作为第二层6个通道，将第二层6个通道作为一组，以组为单位汇集第二级FIFO存储器的输出到一个第三级FIFO存储器，并且配置一个用于控制数据读取的第二级控制器，即图2中的控制器7。这一层只有一个控制器7(第二级控制器)，第二级控制器的行为规范和第一级控制器基本一致，只是第二级控制器每次读取的数据为64个。

4)第三级FIFO存储器只有一个，第三级FIFO存储器与DSP芯片直接连接，第三级FIFO存储器的存储结构为54×2048，即数据宽度54位，存储深度2048，第三级FIFO存储器将半满标志位作为一个中断信号，DSP芯片根据此中断信号读取第三级FIFO存储器内的数据，即DSP芯片每次读取1024个数据。

上述的各级FIFO存储器、控制器均为FPGA内逻辑设计，即：所述各级FIFO存储器为基于FPGA的FIFO存储器，所述各级控制器为基于FPGA的控制器。例如：FIFO存储器适用于Xilinx和Altera任何系列的FPGA。控制器同样适用于Xilinx和Altera任何系列的FPGA。

不同公司的编程环境下，FIFO存储器需要重新调用，因为这两家公司(Xilinx和Altera)的库里都有FIFO库函数。例如某型号的电磁信号分析仪课题中实现了此专利技术，当时此专利技术的实现是在Altera公司的StratixIII系列EP3SE80F1152C4器件；开发软件采用Altera公司的Quartus II，版本号8.0；调用的FIFO函数路径C:/quartus8.0/libraries/megafuctions/storage/sfifo。这个库是安装Quartus II开发程序时带的，FIFO函数就是调用库里的一个兆功能核。调用时可以配置参数，三层FIFO存储器分别采用54×64、54×128、54×2048存储结构的FIFO，调用时是采用相同的兆功能核(sfifo)，只是配置参数时存储深度分别配置为64、128、2048。

控制器的设计采用VHDL语言，控制器需要编写逻辑程序，Xilinx和Altera的FPGA开发程序都支持VHDL语言。因为FPGA程序不同于纯软件程序，采用流程图不能很好的表达设计思想。本发明的图3和图4分别为第一级控制器输入输出端口示意图和第一级控制器输入输出时序图，并且详细的描述了其行为规范，详见下述。当然，一级的FIFO存储器和控制器是有区别的，这种区别只是一个参数的不同。三级FIFO存储器的区别是存储深度的不同，深度分别为64、128、2048，两级控制器的区别是每次操作数据数量的不同，每次操作数据的数量分别为32、64。描述第一级的控制器可以说清第二级存储器的行为规范。

上述的DSP芯片可以选择美国ADI公司的型号为ADSP-TS201S的DSP芯片。

以下结合图3和图4，对第一级控制器的行为进行描述，并给出了实例。图5、图6分别为第一级控制器内部结构图和内部检测操作进程的流程图。第一级控制器输入，输出和内部结构如下：

输入信号：

clk50M(运行时钟信号，频率50MHz)，

flag1～flag6(第一级FIFO存储器对应的半满标志信号，半满标志信号的数量与其管理的第一级FIFO存储器的数量相同)。

输出信号：

clkout1～clkout6(第一级FIFO存储器对应的读时钟信号，运行时钟信号clk50M取反后，分别和读使能信号en_1～en_6相与，输出即为clkout1～clkout6)；

en_1～en_6(第一级FIFO存储器对应的读使能信号)；

clkout(第二级FIFO存储器的写时钟信号)，读时钟信号clkout1～clkout6相或，输出即为写时钟信号clkout。

第二级控制器输入，输出和内部结构除对应关系之外，与前述第一级控制器输入，输出和内部结构相同，第二级控制器输入，输出和内部结构如下：

输入信号：

clk50M(运行时钟信号，频率50MHz)，

flag1～flag6(第二级FIFO存储器对应的半满标志信号，半满标志信号的数量与其管理的第二级FIFO存储器的数量相同)。

输出信号：

clkout1～clkout6(第二级FIFO存储器对应的读时钟信号，运行时钟信号clk50M取反后，分别和读使能信号en_1～en_6相与，输出即为clkout1～clkout6)；

en_1～en_6(第二级FIFO存储器对应的读使能信号)；

clkout(第三级FIFO存储器的写时钟信号)，读时钟信号clkout1～clkout6相或，输出即为写时钟信号clkout。

下面根据图3详细的解释通道1至通道6数据汇集的控制过程，其余通道数据汇聚时与此类似，不再单独说明。图3、4为第一级控制器的输入输出端口和时序图，当通道1至通道6对应的第一级FIFO存储器的数据存储半满(存储数据量大于等于32)时，第一级FIFO存储器将发出一个半满标志位为1，这里标记为flag，对应通道1至通道6，发出的标志位分别为flag1、flag2、flag3、flag4、flag5、flag6，对应的第一级FIFO存储器标记为FIFO1、FIFO2、FIFO3、FIFO4、FIFO5、FIFO6。flag标志位是作为第一级控制器的输入。标志位为0，表示对应通道的第一级FIFO存储器还没有半满，当为1时，表示对应通道的第一级FIFO存储器已经半满，第一级控制器将读取数据。

图3中控制器的输入脚为：clk50M、flag1、flag2、flag3、flag4、flag5、flag6。clk50M是输入时钟，频率50MHz；控制根据时钟上升沿探测flag1-flag6的状态，探测的优先级是按falg1-flag6由高到低。

图3中控制器的输出脚为：clkout 1、clkout2、clkout3、clkout4、clkout5、clkout6、en_1、en_2、en_3、en_4、en_5、en_6、clkout。clkout1-clkout6分别为第一级FIFO存储器FIFO1-FIFO6的读时钟信号；clkout为第二层对应的第二级控制器的写时钟信号；en_1-en_6为FIFO1至FIFO6输出数据的读使能信号。

根据图4的时序图，通道2和通道5的第一级FIFO存储器先后达到半满：

首先是FIFO2达到半满，flag2变高，控制器探测到flag2为1时，clkout2脚输出32个读脉冲，同时en_2变为高电平(使FIFO2的输出数据选通)，clkout脚也输出32个写脉冲。clkout2的读脉冲使FIFO2输出32个数据，同时clkout的32个写脉冲将FIFO2的输出数据写入第二层对应的第二级FIFO存储器(当对FIFO2读的过程中，由于数据被读出，当不再满足半满条件时，flag2就变为0)。

对FIFO存储器操作完毕后，控制器又会先后检测flag1至flag6，检测到flag5为高电平时，又会执行对FIFO5的操作：

FIFO5达到半满，flag5变高，控制器探测到flag5为1时，clkout5脚输出32个读脉冲，同时en_5变为高电平(使FIFO5的输出数据选通)，clkout脚也输出32个写脉冲。Clkout5的读脉冲使FIFO5输出32个数据，同时clkout的32个写脉冲将FIFO5的输出数据写入第三层对应的第三级FIFO存储器(当对FIFO5读的过程中，由于数据被读出，当不再满足半满条件时，flag5就变为0)。

图6为检测控制进程的流程图。流程图详细描述了其行为规范。检测控制进程的步骤为：

步骤1，以运行时钟信号clk50M的上升沿为触发，按优先级为flag1～flag6对半满标志信号flag1～flag6以优先级从高向低检测flag1～flag6信号的电平；

步骤2，判断半满标志信号flag1～flag6是否存在高电平；

步骤3，当检测到半满标志信号flag1～flag6之一为高电平时，则屏蔽检测功能，计数器清零，转步骤4，否则转步骤1；

步骤4，以运行时钟信号clk50M的上升沿为触发，计数器从零开始计数，

当计数值为4时，置与为高电平的半满标志信号相应的读使能信号en输出为高电平，例如当检测到半满标志信号flag3为高电平，那么此时应该执行以下操作：置与为高电平的半满标志信号flag3相应的读使能信号en_3输出为高电平，

当计数值为36时，置与为高电平的半满标志信号相应的读使能信号en为0，

当计数值计数为38时，解除检测功能的屏蔽。

本发明采取上述这种类似于河流汇集结构的数据汇集技术，将很多不同数率的通道的数据打上标签，由多个底层子通道汇集成单个高一层通道，依次类推，最终汇集成一个通道，简化通道与DSP芯片的接口。这种多层存储器缓存结构可以实现更多通道不同数率数据的采集。

Claims (7)

1.一种多速率多通道数据采集方法，其特征在于：

1)通道的数据为复数，复数实部用I表示，虚部用Q表示，I、Q数据位宽各为24位，先将36路通道的数据随路编码：将通道的数据由48位位宽拓展为54位，高6位用于编码，在读取通道的数据时，根据高6位编码的不同分辨是哪路通道的数据；

2)第一次通道分组：第一层36路通道分别通过一个第一级FIFO存储器缓存数据，将36路第一级FIFO存储器每6个分为一组，共分为6组，以组为单位分别汇集第一级FIFO存储器的输出到一个第二级FIFO存储器，并且每组配置一个用于控制数据读取的第一级控制器，第一级控制器每次读取的数据为32个，6个第二级FIFO存储器的输出作为第二层6个通道；

3)第二次通道分组：将第二层6个通道作为一组，以组为单位汇集第二级FIFO存储器的输出到一个第三级FIFO存储器，并且配置一个用于控制数据读取的第二级控制器，第二级控制器每次读取的数据为64个，

4)DSP芯片与第三级FIFO存储器之间直接连接，且第三级FIFO存储器将半满标志位作为一个中断信号，DSP芯片根据此中断信号读取第三级FIFO存储器内的数据。

2.如权利要求1所述的多速率多通道数据采集方法，其特征在于：所述各级FIFO存储器为基于FPGA的FIFO存储器，所述各级控制器为基于FPGA的控制器。

3.如权利要求1所述的多速率多通道数据采集方法，其特征在于：所述DSP芯片的型号为ADSP-TS201S。

4.如权利要求1或2或3所述的多速率多通道数据采集方法，其特征在于：第一级FIFO存储器的存储结构为54×64，即数据宽度54位，存储深度64；第二级FIFO存储器的存储结构为54×128，即数据宽度54位，存储深度128；第三级FIFO存储器的存储结构为54×2048，即数据宽度54位，存储深度2048。

5.如权利要求4所述的多速率多通道数据采集方法，其特征在于，所述第一级控制器的输入信号包括：

1个运行时钟信号clk50M，频率50MHz，

6个半满标志信号flag1～flag6，半满标志信号的数量与其管理的第一级FIFO存储器的数量相同，

所述第一级控制器的输出信号包括：

6个读时钟信号clkout1～clkout6，第一级FIFO存储器对应的读时钟信号，运行时钟信号clk50M取反后，分别和读使能信号en_1～en_6相与，输出即为clkout1～clkout6，

6个读使能信号en_1～en_6，第一级FIFO存储器对应的读使能信号，

1个写时钟信号clkout，第二级FIFO存储器的写时钟信号，读时钟信号clkout1～clkout6相或，输出即为写时钟信号clkout。

6.如权利要求5所述的多速率多通道数据采集方法，其特征在于，所述第二级控制器的输入信号包括：

1个运行时钟信号clk50M，频率50MHz，

6个半满标志信号flag1～flag6，半满标志信号的数量与其管理的第二级FIFO存储器的数量相同，

所述第二级控制器的输出信号包括：

6个读时钟信号clkout1～clkout6，第二级FIFO存储器对应的读时钟信号，运行时钟信号clk50M取反后，分别和读使能信号en_1～en_6相与，输出即为clkout1～clkout6，

6个读使能信号en_1～en_6，第二级FIFO存储器对应的读使能信号，

1个写时钟信号clkout，第三级FIFO存储器的写时钟信号，读时钟信号clkout1～clkout6相或，输出即为写时钟信号clkout。

7.如权利要求6所述的多速率多通道数据采集方法，其特征在于，所述各级控制器的检测控制进程的步骤为：

步骤1，以运行时钟信号clk50M的上升沿为触发，按优先级为flag1～flag6对半满标志信号flag1～flag6以优先级从高向低检测flag1～flag6信号的电平；

步骤2，判断半满标志信号flag1～flag6是否存在高电平；

步骤3，当检测到半满标志信号flag1～flag6之一为高电平时，则屏蔽检测功能，计数器清零，转步骤4，否则转步骤1；

步骤4，以运行时钟信号clk50M的上升沿为触发，计数器从零开始计数，

当计数值为4时，置与为高电平的半满标志信号相应的读使能信号en输出为高电平，例如当检测到半满标志信号flag3为高电平，那么此时应该执行以下操作：置与为高电平的半满标志信号flag3相应的读使能信号en_3输出为高电平，

当计数值为36时，置与为高电平的半满标志信号相应的读使能信号en输出为高电平0，

当计数值计数为38时，解除检测功能的屏蔽。

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