CN104482885B - 四读数头增量式圆光栅耦合器 - Google Patents

Abstract

四读数头增量式圆光栅耦合器，涉及一种多读数头的耦合器。为了解决现有多读数头圆光栅测角系统测量角度值不准确的问题。本发明包括四个读数头接口模块、四个转换模块、两个滤波模块、四个四倍频计数辨向模块、融合反变换模块、差分转换模块和输出接口模块；通过转换模块和滤波模块将四个读数头的圆光栅信号进行处理后，四倍频计数辨向模块采用有限状态机进行倍频、辨向和计数，融合反变换模块再采用三相状态机以及初始信号校正实现将思路计数值融合成一路信号，再依次经差分转换模块和输出接口模块输出信号。本发明用于圆光栅测角系统。

Description

四读数头增量式圆光栅耦合器

技术领域

本发明涉及一种多读数头的耦合器，特别涉及一种四读数头增量式圆光栅耦合器。

背景技术

经济和生产力的迅猛发展也催生了对测角系统新的更多更高的需求，对测试设备的精度和性能的要求越来越高，圆光栅测角系统具有结构简单、测量范围大、量测精度高和动态特性好等优势，因而广泛地应用在高精度惯性测试设备中，而随着圆光栅测量仪器中使用计算机进行信号处理，大大提高了测量的快速性、稳定性和精确性，由于圆光栅传感器的输出信号的质量基本上决定了信号处理结果的可靠性和准确性，所以可以说圆光栅传感器的精度很大程度上决定了高精度测角的精度，而且圆光栅便于细分和融合，提高分辨率和精度，利用圆光栅的多读数头的均化作用，可以有效的消除圆光栅的安装偏心、刻划误差等对读数精度的影响，而且稳定可靠。

目前使用的多读数头圆光栅测角系统大都是直接将各读数头的信号直接送到控制器进行信号的采集、解码以及融合处理，得到角度的平均值，控制器根据实时的角度值再完成后续控制操作。这样一来，首先增加了控制器的负担，使得控制器容易出现误操作，特别是在复杂系统中，然后由于需要接到控制器，信号的传输距离较远，导致各读数头的信号的实时性难以保证，造成最终得到的角度值不准确，尤其是在读数头个数较多的情况下，再者当系统读数头个数发生变化时，由于其信号采集和处理集成到控制器中，因此需要对控制器进行较大的修改，造成设备的维护难度加大。由于这些问题的存在，使得多读数头测角系统的消除误差效果大打折扣。

因此需要将多读数头圆光栅信号的采集和融合在接近读数头的位置直接完成，同时也要使得输出的信号具有较强的抗干扰能力，这就需要在各读数头附近将多路信号耦合成一路信号，因此需要一种多读数头的耦合器。

发明内容

本发明的目的是为了解决现有多读数头圆光栅测角系统测量角度值不准确的问题，本发明提供一种四读数头增量式圆光栅耦合器。

本发明的四读数头增量式圆光栅耦合器，

所述耦合器包括四个读数头接口模块、四个转换模块、FPGA模块、差分转换模块和输出接口模块；

FPGA模块包括两个滤波模块、四个四倍频计数辨向模块和融合反变换模块；

四个读数头接口模块输出的RS422差分信号分别发送至四个转换模块，每个转换模块输出A、B、Z相的TTL电平信号同时发送至第一滤波模块，第一滤波模块输出的四路TTL电平滤波信号分别发送至四个四倍频计数辨向模块，每个四倍频计数辨向模块的计数脉冲值信号同时发送至第二滤波模块，第二滤波模块输出的四路计数脉冲值滤波信号同时输入至融合反变换模块，融合反变换模块输出的融合信号输入至差分转换模块，差分转换模块输出RS422差分信号输入至输出接口模块。

所述滤波模块，用于根据圆光栅的刻线数和细分倍数，计算出最高转速下圆光栅输出信号的脉冲频率，将频率高于所述脉冲频率的输入信号作为干扰信号滤除。

所述四倍频计数辨向模块的工作过程包括：

步骤一：判断输入的滤波信号的Z相是否是上升沿，若是，则计数值置零，转入步骤四，若否，则转入步骤二；

步骤二：比较相邻两个时钟处输入的滤波信号的A相和B相是否发生超前或滞后，若是，则转入步骤三，若否，则计数的值不变，转入步骤四；

步骤三：若滤波信号的B相滞后A相90°，在一个脉冲周期内，A相和B相发生四次相对变化A相和B相每发生一次变化，计数值加1，转入步骤四；

若滤波信号的B相超前A相90°，在一个脉冲周期内，A相和B相发生四次相对变化A相和B相每发生一次变化，计数值减1，转入步骤四；

步骤四：计数值进行锁存，返回步骤一。

融合反变换模块的工作过程包括：

步骤一：对输入的四路计数脉冲的计数值求平均，获得平均计数脉冲值；

步骤二：判断步骤一得到的平均计数脉冲值的最低位是否出现上升沿或者下降沿，若是，转入步骤三，若否，则计数脉冲的A相和B相的电平保持不变，转入步骤一；

步骤三：比较所述平均计数脉冲值与上一个时钟的平均计数脉冲值的大小相差是否超过1，若是，则计数脉冲的A相和B相的电平均置低位，转入步骤一，若否，则转入步骤四；

步骤四：判断所述的平均计数脉冲值和上一个时钟以及上上个时钟的平均计数脉冲值的大小关系，采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号，再转入步骤一；

所述三相状态机包括A相、B相和Z相电平的8个状态，分别为000状态、001状态、010状态、011状态、100状态、101状态、110状态和111状态；

在000状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入101状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入001状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入011状态；

在001状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；

在010状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入001状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入011状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入111状态；

在011状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；

在100状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入111状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入101状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入001状态；

在101状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；在110状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入011状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入111状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入101状态；

在111状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态。

融合反变换模块的工作过程还包括：

采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号后，所述Z相融合信号为初步融合信号采用输入至融合反变换模块的原始四路Z相信号对初步融合信号进行校正：

当所述原始四路Z相信号中不少于两路Z相信号出现零位时，且初步融合信号处于高电平的零位信号时，输出Z′为高电平，否则为低电平，所述Z′为最终Z相融合信号。

本发明的有益效果在于，本发明的四读数头耦合器除了能够提供耦合后A、B相信号之外，而且也能提供标准的Z相校正信号。本发明中的四读数头耦合器适用于各种输出信号为标准的A、B、Z相方波信号的圆光栅读数头，因此，它的广适性和实用性都要更好。

同时本发明的兼容性和扩展性都非常优秀，单个耦合器适用于不大于四个读数头的圆光栅的测量，而且可以进行级联，测量多余四个读数头的多读数头圆光栅测量系统的使用。而且在产品的升级和改进上，本发明采用的核心处理器是FPGA模块而且留有很大的设计裕度，而且留有可编程的接口，能够比较方便地进行产品的进一步升级和改进，提高测角的精度、快速性和稳定性。。本发明是针对于四个读数头的方波耦合器，因此能提供更高的测角精度，并且很容易在此基础上修改成适用于不多于四个读数头的圆光栅多读数头测角系统。

附图说明

图1为具体实施方式一所述的四读数头增量式圆光栅耦合器的原理示意图。

图2为具体实施方式一所述的FPGA模块的原理示意图。

图3为具体实施方式三所述的四倍频计数辨向模块中有限状态机的状态转换图。

图4为具体实施方式四所述的融合反变换模块的三相状态机的状态转换图。

图5为具体实施方式五所述的Z相融合原理示意图。

具体实施方式

具体实施方式一：结合图1和图2说明本实施方式，本实施方式所述的四读数头增量式圆光栅耦合器，所述耦合器包括四个读数头接口模块、四个转换模块、FPGA模块、差分转换模块和输出接口模块；

FPGA模块包括两个滤波模块、四个四倍频计数辨向模块和融合反变换模块；四个读数头接口模块输出的RS422差分信号分别发送至四个转换模块，每个转换模块输出A、B、Z相的TTL电平信号同时发送至第一滤波模块，第一滤波模块输出的四路TTL电平滤波信号分别发送至四个四倍频计数辨向模块，每个四倍频计数辨向模块的计数脉冲值信号同时发送至第二滤波模块，第二滤波模块输出的四路计数脉冲值滤波信号同时输入至融合反变换模块，融合反变换模块输出的融合信号输入至差分转换模块，差分转换模块输出RS422差分信号输入至输出接口模块。

本实施方式主要是实现基于四均布增量式方波输出信号读数头的信号采集，计数，并且融合成一路信号输出。具体的工作过程如下：安装在光栅圆环上的四个均布读数头将检测得到的角度信息编码成A、B、Z相的RS422的差分方波脉冲信号，通过分别电平转换，将RS422差分信号转换为FPGA模块便于处理的TTL电平，然后对各个读数头的脉冲信号分别进行倍频、计数和辨向，就可以得到各个读数头的计数脉冲数，然后对这四个读数头的计数脉冲值取平均值，将得到的平均值结合原始的A、B、Z相基准信号变换得到对应的一组A、B、Z相方波信号，然后将TTL电平转换成RS422接口的差分信号通过输出接口传输给后续的控制处理器。

读数头接口模块是实现四个读数头输入信号与FPGA模块的连接和将融合得到的信号进行输出，是整个耦合器的窗口。由于输出接口模块是高密度的26孔DB型插头，包括电源和A、B、Z相的差分信号以及警示辅助位，为了方便使用，本实施方式的输入输出接口模块也都采用相同的插头。

本实施方式，读数头由5V供电，供电来自输出的插头，项目中输入的是RS422信号，为了保持输入输出的一致性，输出的A、B和Z相信号都是RS422接口的方波差分信号。

转换模块主要实现各个读数头输入的RS422差分信号转换成TTL电平和输出信号的TTL电平转换成RS422差分信号。

由于读数头输出的A、B和Z相信号都是RS422接口的差分信号，而FPGA模块只能进行TTL电平的相应处理，因此必须将各读数头的信号通过电平转换成TTL电平，为了本实施方式的高速性要求，这里采用的是高速RS422接收转换芯片MAX3280，芯片速度可达到52Mbps，而且外围配置电路非常少，3.3V供电，功耗低，稳定性好，为了增大抗干扰能力，在差分信号接收端之间连接了120欧姆的匹配电阻。

由于RS422差分信号的抗干扰能力强，传输距离远，因此在本实施方式处理得到的融合信号后，进行TTL-RS422电平转换成差分信号再传输给后续的控制器进行处理。也要求采用的是使用高速的TTL-RS422转换芯片，本实施方式中采用的是MAX3295，速率可达20Mbps，将FPGA模块融合得到的A相(AINI)、B相(BINI)和Z相(ZINI)分别转换成2路RS422差分信号连接输出接口。

信号通过了读数头接口模块的输入处理和转换模块的电平转换后，进入了FPGA模块的外围I/O口，到达内部的可编程门阵列进行采集，四倍频，计数和辨向以及融合处理，FPGA及其外围配置电路是系统的核心部分。

本实施方式的FPGA模块采用Altera公司Cyclone II系列的EP2C5T144I8实现。

同时FPGA作为一种可编程逻辑门处理芯片，在处理时序时非常方便，这就要求它本身的时钟管理功能能提供多种准确稳定的时钟信号，为了达到这个目的，FPGA模块中采用了PLL，这是一个可以产生各种稳定频率的分频倍频模块。本实施方式采用的EP2C5T144芯片内部有两个PLL，为了保证PLL的正常工作，在芯片PLL供电管脚都加入了去耦和滤波电容，确保输入高质量的模拟和数字电源。

本实施方式中的电源模块提供的电源包括：FPGA模块供电需要3.3V和1.2V两种，读数头接口模块、转换模块块和输出接口模块都需要3.3V供电，而各读数头接口模块需要的供电电源则是5V，本实施方式通过输出接口模块引入5V直流电平，因此需要将5V转换成3.3V和1.2V。具体实施方式二：本实施方式是对具体实施方式一所述的四读数头增量式圆光栅耦合器的进一步限定，所述滤波模块，用于根据圆光栅的刻线数和细分倍数，计算出最高转速下圆光栅输出信号的脉冲频率，将频率高于所述脉冲频率的输入信号作为干扰信号滤除。

由于工作现场的机械振动和电磁干扰以及软件逻辑设计中的竞争冒险，导致了输入信号和中间处理信号出现毛刺尖峰现象，严重影响了测角精度。

存在由于干扰所产生的毛刺脉冲和尖峰的频率一般都远高于圆光栅A、B、Z相的脉冲频率，因此在输入时采用一种高频保持滤波方法，即：根据圆光栅的刻线数和细分倍数，计算出最高转速下圆光栅输出信号的脉冲频率，作为系统的最高频率，将频率高于这个最高频率的信号作为干扰信号滤除。

例如：圆光栅刻线是55400，选用的读数头细分1000倍，最高速度200°/s，最高频率30.78MHz，然后计数通过4倍频，相当于实际信号的正反转脉冲最高频率为7.69MHz，而FPGA的时钟频率为100M，也就是说，圆光栅的有效信号脉冲至少持续12个工作时钟周期，也就是有效圆光栅信号的高低电平至少各持续6个周期以上，那么干扰信号的持续时间低于6个周期，只有持续时间大于等于6个工作时钟周期的信号才能进入脉冲计数部分。

由于各路计数脉冲干扰和输出信号的毛刺相对较少，在计数值脉冲值和最终输出信号的滤波，采用的是多级D触发器实现的信号保持，就可以除去高频的毛刺和干扰。

具体实施方式三：结合图3说明本实施方式，本实施方式是对具体实施方式二所述的四读数头增量式圆光栅耦合器的进一步限定，所述四倍频计数辨向模块的工作过程包括：

步骤一：判断输入的滤波信号的Z相是否是上升沿，若是，则计数值置零，转入步骤四，若否，则转入步骤二；

步骤二：比较相邻两个时钟处输入的滤波信号的A相和B相是否发生超前或滞后，若是，则转入步骤三，若否，则计数的值不变，转入步骤四；

步骤三：若滤波信号的B相滞后A相90°，在一个脉冲周期内，A相和B相发生四次相对变化A相和B相每发生一次变化，计数值加1，转入步骤四；

若滤波信号的B相超前A相90°，在一个脉冲周期内，A相和B相发生四次相对变化A相和B相每发生一次变化，计数值减1，转入步骤四；

步骤四：计数值进行锁存，返回步骤一。

在正转或者反转的一个脉冲周期T内，A、B两相信号总共有四次相对状态的变化，采用这四次变化形成的四倍频信号进行计数就可以提高编码器的精度，采用的方法是基于FPGA模块的有限状态机的方法实现信号的四倍频，可逆计数和辨向，利用FPGA模块，实现多路信号的接口采集的芯片化设计，具体过程如下。

当圆光栅顺时钟正转时，读数头输出的B相信号滞后A相90°，而且每个脉冲周期内，A、B两相信号会有这样的四次相对状态变化关系：每当发生其中的一次状态变化时，就加计数一次，那么一个周期内可以实现四次加计数，也就实现顺时钟正转状态下的四倍频计数。

当圆光栅编码器反转时，编码器输出的B相信号超前A相90°，A、B两相信号会有如此的四次相对相位状态变化：每当发生一次其中的状态变化，就减计数一次，那么一个周期内可以实现四次减计数，同理在逆时钟反转时也实现了四倍频计数，只不过状态变化一次，进行一次减计数。

当产生干扰或者其他突发状况时，则有可能出现其他的状态变换过程，此时不进行计数操作，保持计数值不变。

同时为了保证计数值得稳定，防止尖峰干扰脉冲带来的计数错误，将实时得到的计数值通过锁存起来，待数据稳定后取出来使用，每次计数值当检测到Z相信号上升沿时，则光栅盘已经旋转一周，这个时候就需要将置零计数器。

综合上述分析，可以做出基于FPGA模块设计的四倍频计数辨向模块的有限状态机的状态转换图如图3所示，+1/-1表示计数器进行加/减1计数。然后通过FPGA模块将状态转换图实现。

除了采用上述介绍的有限状态机的算法方案外，也可以采用简单的组合逻辑实现，采取的方法是将A相信号与B相信号进行异或运算，然后通过锁存状态之后再进行异或运算，从而得到A、B信号的四倍频。逻辑表达式如下：

$\begin{array}{c}\mathrm{XA}=(Q_1^{n+1}\⊕Q_3^{n+1})\·[(Q_1^{n+1}\⊕Q_3^{n+1})\⊕(Q_2^{n+1}\⊕Q_6^{n+1})]\\ \mathrm{XB}=(Q_2^{n+1}\⊕Q_6^{n+1})\·[(Q_1^{n+1}\⊕Q_3^{n+1})\⊕(Q_2^{n+1}\⊕Q_6^{n+1})]\end{array}$

其中

$Q_1^{n+1}=A,Q_2^{n+1}=Q_1,Q_6^{n+1}=B,Q_3^{n+1}=Q_6$

AB表示A、B两相输入信号，XA，XB表示四倍频输出的正脉冲和负脉冲，正脉冲即为正转脉冲，负脉冲即反转脉冲。

然后在对四路XA、XB信号分别进行计数即可得到每个读数头的读数值。

具体实施方式四：结合图4说明本实施方式，本实施方式是对具体实施方式三所述的四读数头增量式圆光栅耦合器的进一步限定，融合反变换模块的工作过程包括：

步骤一：对输入的四路计数脉冲的计数值求平均，获得平均计数脉冲值；

步骤二：判断步骤一得到的平均计数脉冲值的最低位是否出现上升沿或者下降沿，若是，转入步骤三，若否，则计数脉冲的A相和B相的电平保持不变，转入步骤一；

步骤三：比较所述平均计数脉冲值与上一个时钟的平均计数脉冲值的大小相差是否超过1，若是，则计数脉冲的A相和B相的电平均置低位，转入步骤一，若否，则转入步骤四；

步骤四：判断所述的平均计数脉冲值和上一个时钟以及上上个时钟的平均计数脉冲值的大小关系，采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号，再转入步骤一；

所述三相状态机包括A相、B相和Z相电平的8个状态，分别为000状态、001状态、010状态、011状态、100状态、101状态、110状态和111状态；

在000状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入101状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入001状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入011状态；

在001状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；

在010状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入001状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入011状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入111状态；

在011状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；

在100状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入111状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入101状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入001状态；

在101状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；在110状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入011状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入111状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入101状态；

在111状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态。

本实施方式的融合反变换模块主要是将四路信号得到的计数脉冲值通过平均过程计算得到平均计数脉冲值，然后由平均计数脉冲计数值反变换得到对应的一路A、B、Z相方波信号。主要包含平均和融合反变换两个步骤，平均是通过计数得到了四个读数头的脉冲计数值，然后对四个计数脉冲值进行平均，就得到了平均计数脉冲值。

融合反变换其实就是四倍频、计数和辨向过程的逆过程。先设计A、B两相反变换，在加入Z相，也就是当正转时，在每次出现正脉冲的时候，根据现在的A、B相状态，对其中一相的状态进行改变，使得A相超前B相，当反转的时候，也就是出现反脉冲的时候，根据实时的A、B相的状态，改变其中一相的状态，使得B相超前A相，反复如此，就得到了最终的A、B相信号，因此也采用有限状态机的思想进行实现。

通过四倍频计数得到的是平均的计数脉冲值，由利用有限状态机实现四倍频计数过程中可知，发生正转时，每发生一次状态变化，计数器加一，而反转时，则计数器减一，因此可以通过平均计数脉冲值得变化来判断正转还是反转，而且在没有Z相清零信号使能时，由于A、B两相相对状态变化一次，计数器变化在+1或者-1之中，因此计数器每相邻变化值之间差一个计数单位，也就是相邻的一次状态变化只会导致计数器值的最低位发生变化，因此可以比较相邻的两个平均计数脉冲值的最低位，来判断正转还是反转了一个分辨率。在Z相清零信号到达时，才会发生计数器值得突变，此时通过判断，强制使输出信号全为低电平输出。

由于是四倍频计数的逆过程，同样采用状态机的思想，在得知了正转和反转之后，根据当前的AB状态和正反转信息，就可以得到下一个AB状态，正转时，A、B两相信号共有四次相对状态变化：反转时，A、B相则发生这样的四次相对变化：周而复始，就可以得到整个A、B相信号。顺时针方向的箭头构成了正转时的状态变化，计数值是增加的，+1表示计数值增加1，逆时针箭头构成的闭环代表反转时，此时的计数值是不断减小的，-1表示计数值减1，构成箭头指向下一个状态。

融合反变换模块具体实现中采用的是通过判断平均计数值的最低位的变化，也就是捕捉最低位的上升下降沿，因此反变换的主时钟至少要是计数脉冲频率的两倍，而计数脉冲的频率与四倍频计数采样的脉冲有关，同时也与A、B相的脉冲周期有关，本实施方式中计数脉冲的频率至少是采样脉冲频率两倍以上，因此可以直接采用四倍频采样脉冲直接作为反变换的主时钟，但是为了保证更高的精确和稳定性，这里将反变换的主时钟二倍频得到的时钟作为四倍频采样的时钟。

为了反变换得到完整的A、B、Z相信号，在A、B两相的状态机基础上，加入Z相，构成A、B、Z三个状态的状态机，这样就可以得到相对位置准确的A、B、Z相信号，同时再通过原始输入的三相Z信号进行校准，完整的三相的状态变换图如图4所示：

+1表示相邻两次计数值增加1，-1则表示相邻两次计数值减小1，0表示相邻两次计数值不变，箭头表示状态变换的方向，正转置零表示是在正转的状态下计数值归的零，反转置零表示在反转的状态下计数值归的零，不转置零则是置零前两次计数值没有发生变化的情况下置零的。

具体实施方式五：结合图5说明本实施方式，本实施方式是对具体实施方式四所述的四读数头增量式圆光栅耦合器的进一步限定，融合反变换模块的工作过程还包括：

采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号后，所述Z相融合信号为初步融合信号采用输入至融合反变换模块的原始四路Z相信号对初步融合信号进行校正：

当所述原始四路Z相信号中不少于两路Z相信号出现零位时，且初步融合信号处于高电平的零位信号时，输出Z′为高电平，否则为低电平，所述Z′为最终Z相融合信号。

为了更加准确的处理置零状态的情况，在判断计数值置零的时候，加入了判断置零前两次相邻计数数值变化，以此判断其是正转状态置零的还是反转状态下置零的或者是不转置零，然后分别进行相应的置位，这样就初步得到按照平均计数脉冲值得A、B、Z相信号，由于其中在处理得到Z相时是以计数值归零的时刻判断，而实际中计数值归零可能包含没有其他正反转角度值正好相等的情形，由于输入的四路Z相信号具有相当高的准确性，因此在初步得到的Z相信号之后，结合原始输入的Z信号进行校正，最终就可以得到与A、B相对位置关系准确而且与输入的各路Z信号相符的准确的Z相融合信号，具体示意图如图5。

校正的具体算法：在Z相信号的反变换处理时，在通过三相状态机融合反变换过程得到融合后Z相的初步融合信号以后，然后在输入的四路的Z相的修正下，融合得到最终的Z相信号Z′，通过检测初步融合信号信号为高电平时，其相邻若干个时钟周期中四路Z相信号出现高电平的零位校正信号的次数，在实施方式中默认不少于两路Z信号出现零位时，初步融合信号也处于高电平的零位信号时，最终输出信号Z′才是高电平，否则均为低电平。

Claims (2)

1.四读数头增量式圆光栅耦合器，其特征在于，所述耦合器包括四个读数头接口模块、四个转换模块、FPGA模块、差分转换模块和输出接口模块；

FPGA模块包括两个滤波模块、四个四倍频计数辨向模块和融合反变换模块；

四个读数头接口模块输出的RS422差分信号分别发送至四个转换模块，每个转换模块输出A、B、Z相的TTL电平信号同时发送至第一滤波模块，第一滤波模块输出的四路TTL电平滤波信号分别发送至四个四倍频计数辨向模块，每个四倍频计数辨向模块的计数脉冲值信号同时发送至第二滤波模块，第二滤波模块输出的四路计数脉冲值滤波信号同时输入至融合反变换模块，融合反变换模块输出的融合信号输入至差分转换模块，差分转换模块输出RS422差分信号输入至输出接口模块;

所述滤波模块，用于根据圆光栅的刻线数和细分倍数，计算出最高转速下圆光栅输出信号的脉冲频率，将频率高于所述脉冲频率的输入信号作为干扰信号滤除;

所述四倍频计数辨向模块的工作过程包括：

步骤一：判断输入的滤波信号的Z相是否是上升沿，若是，则计数值置零，转入步骤四，若否，则转入步骤二；

步骤二：比较相邻两个时钟处输入的滤波信号的A相和B相是否发生超前或滞后，若是，则转入步骤三，若否，则计数的值不变，转入步骤四；

步骤三：若滤波信号的B相滞后A相90°，在一个脉冲周期内，A相和B相发生四次相对变化， A相和B相每发生一次变化，计数值加1，转入步骤四；

若滤波信号的B相超前A相90°，在一个脉冲周期内，A相和B相发生四次相对变化，A相和B相每发生一次变化，计数值减1，转入步骤四；

步骤四：计数值进行锁存，返回步骤一；

融合反变换模块的工作过程包括：

步骤一：对输入的四路计数脉冲的计数值求平均，获得平均计数脉冲值；

步骤二：判断步骤一得到的平均计数脉冲值的最低位是否出现上升沿或者下降沿，若是，转入步骤三，若否，则计数脉冲的A相和B相的电平保持不变，转入步骤一；

步骤三：比较所述平均计数脉冲值与上一个时钟的平均计数脉冲值的大小相差是否超过1，若是，则计数脉冲的A相和B相的电平均置低位，转入步骤一，若否，则转入步骤四；

步骤四：判断所述的平均计数脉冲值和上一个时钟以及上上个时钟的平均计数脉冲值的大小关系，采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号，再转入步骤一；

所述三相状态机包括A相、B相和Z相电平的8个状态，分别为000状态、001状态、010状态、011状态、100状态、101状态、110状态和111状态；

在000状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入101状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入001状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入011状态；

在001状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入010状态；

在010状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入001状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入011状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入111状态；

在011状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入110状态；

在100状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入111状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入101状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入001状态；

在101状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入110状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入000状态；在110状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值为零，且上一个时钟的计数值大于上上个时钟的计数值时，转入011状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态；当此时平均计数脉冲值为零，而且上一个时钟的计数值等于上上个时钟的计数值，转入111状态；当此时平均计数脉冲值为零，且上一个时钟的计数值小于上上个时钟的计数值，转入101状态；

在111状态，当此时平均计数脉冲值大于上一个时钟的计数值时，转入010状态；当此时平均计数脉冲值小于上一个时钟的计数值时，转入100状态。

2.根据权利要求1所述的四读数头增量式圆光栅耦合器，其特征在于，融合反变换模块的工作过程还包括：

采用三相状态机对平均计数脉冲的A相、B相和Z相进行相应的状态转换，获得一路A、B、Z相融合信号后，所述Z相融合信号为初步融合信号，采用输入至融合反变换模块的原始四路Z相信号对初步融合信号进行校正：

当所述原始四路Z相信号中不少于两路Z相信号出现零位时，且初步融合信号处于高电平的零位信号时，输出为高电平，否则为低电平，所述为最终Z相融合信号。