CN105759763A - 一种多叶光栅的控制方法及系统 - Google Patents

Abstract

本发明实施例公开了一种多叶光栅的控制方法，控制电路包括FPGA和处理器单元，所述方法包括：FPGA控制电机转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；处理器单元从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机的闭环控制。该方法可以实现多路电机的控制以及电机编码器信号的采集，使得控制电路的结构简单且成本低。

Description

一种多叶光栅的控制方法及系统

技术领域

本发明涉及计算机控制领域，尤其涉及一种多叶光栅的控制方法及系统。

背景技术

多叶光栅(MLC，Multi-leavecollimators)是临床医学上使用的机械运动部件，由计算机控制每个叶片的运动，从而形成临床所需的适形辐射野进行照射，达到对肿瘤患者的适形或者调强治疗的作用。

目前，主要采用MCU(微控单元)电路控制多路微型电机分别驱动多叶光栅的每个叶片运动，在控制过程为闭环控制，由MCU控制电机按照预设速度转动，进而由电机驱动叶片运动到合适的位置，同时MCU通过采集电机编码器的脉冲数，从而获得电机的实际转速，以实现电机速度的闭环控制。

目前的多叶光栅多采用叶片数量为120片，对称排布在等中心平面上，单面就需要处理60路电机的编码器信号，而目前单个的MCU不能支持这么多路编码器信号，这就需要多个MCU的控制电路，成本高且电路复杂，不利于多路通道的同步和协调。

发明内容

本发明提供了一种多叶光栅的控制方法及系统，易于实现多叶片的控制，且电路简单、成本低。

本发明提供了一种多叶光栅的控制方法，控制电路包括FPGA和处理器单元，FPGA与处理器单元相互连接，处理器单元连接上位机，FPGA连接具有电机编码器的电机，所述方法包括：

FPGA按照来自处理器单元的速度控制信号控制电机转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；

处理器单元从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机速度的闭环控制，速度的闭环控制中，输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号。

可选地，对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值的步骤包括：

获得有效计数信号，有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号；

在有效计数信号来临时，FPGA将上一速度采样周期的脉冲计数值进行锁存，并进行计数复位；

在有效计数信号来临时，FPGA产生数值读取中断信号并发送至处理器单元；

在有效计数信号来临之后，FPGA进行电机编码器脉冲信号的脉冲和/或高频信号的脉冲的计数，直到下一个有效计数信号来临时；则

处理器单元在接收到数值读取中断信号后，从FPGA获得锁存的脉冲计数值。

可选地，获得有效计数信号的方法包括：

将速度采样脉冲信号和电机编码器脉冲信号以JK触发器的逻辑进行状态设置，以作为第一输出信号，其中速度采样脉冲信号为J输入端，电机编码器脉冲信号为K输入端，电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度；

将第一输出信号与电机编码器脉冲信号进行逻辑与操作，以获得第二输出信号，第二输出信号的上升沿为有效计数信号。

可选地，还包括电机编码器的脉冲信号的优化步骤，包括：

将电机编码器的A相脉冲信号进行上升沿和下降沿的检测并输出第三输出信号，第三输出信号中的脉冲对应检测到的每个上升沿和下降沿；

将电机编码器的B相脉冲信号进行上升沿和下降沿的检测并输出第四输出信号，第四输出信号中的脉冲对应检测到的每个上升沿和下降沿，其中，第三输出信号和第四输出信号中的脉冲的宽度为一个时钟周期的宽度；

将第三输出信号和第四输出信号进行加逻辑操作，以获得第五输出信号，第五输出信号中为优化后的电机编码器脉冲信号。

可选地，电机编码器的A相脉冲信号和电机编码器的B相脉冲信号为经过滤波后的信号。

可选地，还包括：

FPGA按照来自处理器单元的位置控制信号控制电机转动以驱动叶片的移动；

处理器单元从FPGA获得电机的实际位置信息，以用于电机位置的闭环控制，位置的闭环控制中，输入信号为来自上位机的位置输入控制信号，反馈信号为电机的实际位置信息，输出信号为位置控制信号。

发明还提供了一种多叶光栅的控制系统，包括FPGA和处理器单元，FPGA与处理器单元相互连接，处理器单元连接上位机，FPGA连接具有电机编码器的电机；其中，

FPGA，用于按照来自处理器单元的速度控制信号控制电机的转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；

处理器单元包括计算单元和速度闭环控制单元，计算单元用于从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机速度的闭环控制；速度闭环控制单元，用于速度的闭环控制，其输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号。

可选地，FPGA包括：

有效计数信号获取单元，用于获得有效计数信号，有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号；

计数单元，用于在有效计数信号来临时，将上一速度采样周期的脉冲计数值锁存至存储单元，以及进行计数复位，并在有效计数信号来临之后，进行电机编码器脉冲信号的脉冲和/或高频信号的脉冲的计数，直到下一个有效计数信号来临时；

触发器单元，用于在有效计数信号来临时，产生数值读取中断信号并发送至处理器单元；则，

处理器单元在接收到数值读取中断信号后，从FPGA获得锁存的脉冲计数值。

可选地，有效计数信号获取单元包括：

JK触发单元，用于将速度采样脉冲信号和电机编码器脉冲信号以JK触发器的逻辑进行状态设置，以作为第一输出信号，其中速度采样脉冲信号为J输入端，电机编码器脉冲信号为K输入端，电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度；

逻辑与单元，用于将第一输出信号与电机编码器脉冲信号进行逻辑与操作，以获得第二输出信号，第二输出信号的上升沿为有效计数信号。

可选地，还包括电机编码器脉冲信号优化模块，包括：

第一信号沿检测单元，用于将电机编码器的A相脉冲信号进行上升沿和下降沿的检测并输出第三输出信号，第三输出信号中的脉冲对应检测到的每个上升沿和下降沿；

第二信号沿检测单元，用于将电机编码器的B相脉冲信号进行上升沿和下降沿的检测并输出第四输出信号，第四输出信号中的脉冲对应检测到的每个上升沿和下降沿，其中，第三输出信号和第四输出信号中的脉冲的宽度为一个时钟周期的宽度；

逻辑加单元，用于将第三输出信号和第四输出信号进行加逻辑操作，以获得第五输出信号，第五输出信号中为优化后的电机编码器脉冲信号。

可选地，还包括滤波单元，用于电机编码器的A相脉冲信号和电机编码器的B相脉冲信号进行滤波。

可选地，在FPGA中，按照来自处理器单元的速度控制信号以及位置控制信号控制电机转动以驱动叶片的移动；

处理器单元还包括位置闭环控制单元，用于电机位置的闭环控制，其输入信号为来自上位机的位置输入控制信号，反馈信号为电机的实际位置信息，输出信号为位置控制信号。

本发明实施例提供的多叶光栅的控制方法及系统，采用FPGA进行电机的控制和脉冲信号的计数，并由处理器单元进行脉冲计数值的计算和反馈，而FPGA可以支持多路编码器信号，单片FPGA就可以实现多路电机的控制以及电机编码器信号的采集，使得控制电路的结构简单且成本低。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的多叶光栅的控制方法流程示意图；

图2为本发明实施例的控制方法中获得有效计数信号的时序图；

图3为本发明实施例提供的控制方法中FPGA的逻辑电路结构示意图；

图4为本发明实施例提供的多叶光栅的控制系统的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本发明提出了一种多叶光栅的控制方法，控制电路包括FPGA和处理器单元，FPGA与处理器单元相互连接，处理器单元连接上位机，FPGA连接具有电机编码器的电机，参考图1所示，所述方法包括：

S01，FPGA按照来自处理器单元的速度控制信号控制电机的转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；

S02，处理器单元从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机速度的闭环控制，速度的闭环控制中，输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号。

在本发明中，采用FPGA进行电机的控制和脉冲信号的计数，并由处理器单元进行脉冲计数值的计算和反馈，而FPGA可以支持多路编码器信号，单片FPGA就可以实现多路电机的控制以及电机编码器信号的采集，使得控制电路的结构简单且成本低。

为了更好地理解本发明的技术方案和技术效果，以下将结合流程图对具体的实施例进行详细的描述。

在本发明中，采用FPGA和处理器单元连接的控制电路进行多叶光栅的控制，其中，由FPGA控制电机的转动以及对电机编码器和/或高频信号的脉冲进行计数，计数值交由处理器单元进行计算，以及反馈控制。

在本发明一个实施例中，可以选择EP2C5Q208C8N型号的FPGA作为主控芯片，可以实现对60个叶片的驱动和定位，可以选择STM32F2177ZGT型号的MCU(MicrocontrollerUnit，微控单元)芯片作为处理器单元，二者之间通过FSMC(FlexibleStaticMemoryController，可变静态存储控制器)总线通讯，处理器单元与上位机之间可以通过CAN协议传输数据。

在利用上述控制电路进行多叶光栅的控制的过程中，处理器单元接收到来自上位机的输入控制信号，例如驱动叶片的速度输入控制信号、位置输入控制信号等，FPGA接收到来自处理器的控制信号，按照该控制信号控制电机的转动，进而由电机驱动叶片的移动，来自处理器的控制信号为经过闭环控制的控制信号。

在本发明实施例中，该控制信号为速度控制信号，或进一步包括位置控制信号。速度的闭环控制中，输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号，在具体的速度闭环控制过程中，FPGA按照来自于处理器的速度控制信号控制电机转动，从而驱动叶片的移动，叶片移动过程中，FPGA对一个速度采样周期内的电机编码器的脉冲信号进行计数，获得脉冲计数值，并将该脉冲计数值传送给处理器单元，处理器单元利用该脉冲计数值计算获得电机的实际转速，该实际转速为反馈信号，由来自上位机的速度输入控制信号和实际转速的反馈信号，通过闭环控制算法，例如PID(比例-积分-微分)算法，获得输出给FPGA用于下次速度控制的速度控制信号。

在本发明实施例中，进一步采用位置信号的闭环控制，位置的闭环控制中，输入信号为来自上位机的位置输入控制信号，反馈信号为电机的实际位置信息，输出信号为位置控制信号。位置控制信号可以为电机转向信号，通过电机正反转信号实现叶片位置控制，在具体的位置闭环控制过程中，FPGA按照来自于处理器的位置控制信号控制电机转动，从而驱动叶片的移动，叶片移动过程中，FPGA获得电机的实际位置信息，该实际位置信息为反馈信号，传送给处理器单元，由来自上位机的位置控制信号和实际位置信息，通过闭环控制算法例如PID(比例-积分-微分)算法，获得输出给FPGA用于下次位置控制的位置控制信号。

其中，FPGA(FieldProgrammableGateArray)，即现场可编程门阵列，以硬件描述语言完成电路设计，在本发明实施例中，可以通过合适的硬件描述语言来实现对电机编码器脉冲的计数，以获得脉冲计数值。

具体地，根据处理器单元所采用的不同的测速算法，在速度采样周期内，在一些实施例中，可以仅进行电机编码器脉冲信号的脉冲计数，进而通过M法计算电机的实际转速，该方法适用于高速的测量。

在另一些实施例中，也可以仅进行高频信号的脉冲计数，进而通过T法计算电机的实际转速，高频信号为脉冲频率高于电机编码器脉冲信号的频率的信号，该方法适合于低速的测量。

在又一些实施例中，可以进行电机编码器脉冲信号和高频脉冲信号的脉冲计数，进而可以通过变M/T法计算电机的实际转速n_M，公式如下所示：

$n_M=60\·\frac{m_{1}fc}{{\mathrm{Pm}}_2}(r/min)$

其中，m₁是测速采样周期内电机编码器脉冲信号的脉冲计数值，m₂是测速采样周期内高频脉冲信号的脉冲计数值，f_c是高频脉冲信号的频率，P是电机转一圈输出的脉冲的个数，高频信号为脉冲频率高于电机编码器脉冲信号的频率的信号，也叫高频计数信号。

在该控制方法中，为了确保FPGA中脉冲计数和处理器单元转速计算的时序的同步和协调，在具体的实施例中，通过有效计数信号来进行二者时序的同步，具体地，对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值的步骤包括：

获得有效计数信号，有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号。

在有效计数信号来临时，FPGA将上一速度采样周期的脉冲计数值进行锁存，并进行计数复位；

在有效计数信号来临时，FPGA产生数值读取中断信号并发送至处理器单元；

在有效计数信号来临之后，FPGA进行电机编码器脉冲信号的脉冲和/或高频信号的脉冲的计数，直到下一个有效计数信号来临时。

该有效计数信号用来触发FPGA进行脉冲计数值的锁存以及复位，并触发下一速度采样周期内的脉冲计数，同时，产生一个读取中断信号，发送至处理器单元，用于告知处理器单元，可以从FPGA处获得用于计算电机实际转速的脉冲信号计数值。在该优选实施例中，通过一个有效计数信号实现了FPGA中脉冲计数和处理器单元转速计算的时序的同步和协调。

在具体的实施例中，可以采用不同逻辑的设计来获得该有效计数信号。在优选的实施例中，通过如下方法来获得该有效计数信号：

首先，将速度采样脉冲信号和电机编码器脉冲信号以JK触发器的逻辑进行状态设置，以作为第一输出信号，其中速度采样脉冲信号为J输入端，电机编码器脉冲信号为K输入端，电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度。

接着，将第一输出信号与电机编码器脉冲信号进行逻辑与操作，以获得第二输出信号，第二输出信号的上升沿为有效计数信号。

其中，JK触发器的逻辑包括：

J＝1，K＝1时，

J＝1，K＝0时，Q_n+1＝1；

J＝0，K＝1时，Q_n+1＝0；

J＝0，K＝0时，Q_n+1＝Q_n。

这些触发逻辑使得在不同输入状态时，将输出进行置位、保持和翻转这些状态的设置。其中，J和K为JK触发器的两个输入端，相当于分别连接了速度采样脉冲信号和电机编码器脉冲信号，clk为基准时钟，Q和为一对输出。

参考图2所示，为获得有效计数信号的时序图，可以看到，在速度采样脉冲信号来临而电机编码器脉冲信号未来临时，即J＝1，K＝0时，将输出Q置位为1；在速度采样脉冲信号来临之后而电机编码器脉冲信号未来临时，即J＝0，K＝0时，将输出Q保持为前一时钟周期的状态，输出Q保持为0；而当速度采样脉冲信号来临后而电机编码器脉冲信号的首个脉冲来临时，即J＝0，K＝1时，在下一个时钟周期，将输出Q置位为0，而电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度，下一个时钟周期也就是电机编码器脉冲信号首个脉冲结束时，输出Q置位为0，在电机编码器脉冲信号首个脉冲结束后，输出Q保持为0；而在电机编码器脉冲信号的后续脉冲来临时，即J＝0，K＝1时，将输出Q置位为0，这样就获得了第一输出信号Q，该第一输出信号Q与电机编码器脉冲信号进行与逻辑，就获得了有效计数信号，该有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号。

从上述时序可以看到，有效计数信号来临时，就触发脉冲计数值进行锁存、计数复位以及下一周期的计数，同时触发产生一个中断信号，该中断信号发送给处理器单元，以便于处理器单元获取锁存的脉冲计数值。这样，对于每一个电机控制通道，可以通过一个有效计数信号该通道中脉冲计数和处理器单元转速计算的时序的同步，进而解决多通道的控制的同步和协调，利于多叶光栅的精确控制。

在该优选实施例中，K输入端为电机编码器脉冲信号，该电机编码器脉冲信号为体现电机编码器脉冲输出的信号，可以为电机编码器直接输出的脉冲信号，也可以为电机编码器输出的脉冲信号经过优化后的信号，例如经过滤波处理或进一步经过倍频处理的信号。

在具体的实施中，由于进行控制的通道数较多，多采用具有较小体积的电机编码器，而较小体积的电机编码器的输出脉冲的精度也较小，一般地，为了提高控制精度，还对来自电机编码器的脉冲信号进行了四倍频的处理，具体的优化步骤包括：

将电机编码器的A相脉冲信号进行上升沿和下降沿的检测并输出第三输出信号，第三输出信号中的脉冲对应检测到的每个上升沿和下降沿；

将电机编码器的B相脉冲信号进行上升沿和下降沿的检测并输出第四输出信号，第四输出信号中的脉冲对应检测到的每个上升沿和下降沿，其中，第三输出信号和第四输出信号中的脉冲的宽度为一个时钟周期的宽度；

将第三输出信号和第四输出信号进行加逻辑操作，以获得第五输出信号，第五输出信号中为优化后的电机编码器脉冲信号。

电机编码器的输出脉冲通常至少包括两路，分别为A相脉冲信号(PhaseA)和B相脉冲信号(PhaseB)，这两路脉冲信号的相位相差90°，通过对这两路信号可以实现电机旋转方向的判断。

在该对电机编码器脉冲信号进行优化的实施例中，分别对A相脉冲信号和B相脉冲信号进行上升沿和下降沿的检测，而后将检测到的每个边沿对应一个脉冲，这样，就将脉冲信号中的每一个脉冲分解为两个脉冲，分解后的脉冲宽度为一个时钟周期的宽度，这样，第三输出信号和第四输出信号的脉冲的宽度变为一个时钟周期的宽度，第三输出信号和第四输出信号进行或逻辑之后，就变成了四倍频的电机编码器脉冲信号，四倍频之后，有效提高了电机编码器脉冲信号的输出精度，进而提高计数的精度。

更进一步地，在进行四倍频优化步骤之前，可以先将电机编码器的A相脉冲信号和电机编码器的B相脉冲信号进行滤波，滤波后的脉冲信号去除了干扰信号，提高了脉冲信号的精确性，滤波的方法例如可以采用延迟滤波，将短于延迟时间的窄脉冲进行过滤，从而去除干扰信号。

以上对本发明实施例的多叶光栅的控制方法进行了详细的描述，此外，本发明还提供了实现上述方法的多叶光栅的控制系统，参考图3所示，该系统110包括：FPGA1102和处理器单元1101，FPGA1102与处理器单元1101相互连接，处理器单元1101连接上位机100，FPGA1102连接具有电机编码器的电机120n；

FPGA1102，用于按照来自处理器单元的速度控制信号控制电机的转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；

处理器单元1101包括计算单元和速度闭环控制单元，计算单元用于从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机的闭环控制；速度闭环控制单元，用于速度的闭环控制，其输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号。

在本发明中，电机具有电机编码器和驱动电机，驱动电机为驱动叶片进行移动的控制部件，电机编码器是将相关驱动电机转速信号转化为电信号的部件。在该多叶光栅的控制系统的具体应用中，处理器单元1101与上位机100连接，可以通过CAN总线与上位机100进行通讯，FPGA1102与多通道的电机1201……120n连接，一方面FPGA分别控制每个通道的电机120n的转动，由一个电机120n驱动一个叶片130n的转动，另一方面，FPGA分别获得每个通道的电机编码器n的脉冲信号，进行脉冲计数，并将该脉冲计数值返回到处理器芯片，处理器芯片通过该脉冲计数值获得电机的实际转速，处理器单元1101通过该实际转速以及来自上位机的速度输入控制信号进行闭环控制算法的计算，例如PID算法，并将计算后的值传送至FPGA，以供FPGA下次进行电机的控制，从而实现电机速度的闭环控制。更进一步地，处理器单元1101还进行位置控制信号的闭环控制，FPGA1102按照来自上位机100的位置输入控制信号控制电机的转动，并由FPGA1101将电机实际的位置信号传送给处理器单元1101，由处理器单元1101通过该实际的位置信号以及来自上位机的位置输入控制信号进行闭环控制算法的计算，例如PID算法，并将计算后的值传送至FPGA，以供FPGA下次进行电机的控制，从而实现电机位置的闭环控制。

为了便于理解本发明实施例的技术方案，可以参考图4，图4为FPGA的逻辑电路结构图，可以理解的是，在FPGA中是通过硬件描述语言来实现电路结构的功能，该逻辑电路结构图为其通过硬件描述语言实现的电路结构示意图，而非真正的电路图。

进一步地，FPGA包括：

有效计数信号获取单元210，用于获得有效计数信号Reset，有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号；

计数单元220，用于在有效计数信号来临时，将上一速度采样周期的脉冲计数值锁存至存储单元230，以及进行计数复位，并在有效计数信号来临之后，进行电机编码器脉冲信号的脉冲和/或高频信号的脉冲的计数，直到下一个有效计数信号来临时；

触发器单元250，用于在有效计数信号来临时，产生数值读取中断信号Enable并发送至处理器单元；则，

处理器单元在接收到数值读取中断信号后，从FPGA获得锁存的脉冲计数值。

在该图示的实施例中，计数单元220为两个，每个单元对应一个存储单元230，一个计数单元用于进行电机编码器脉冲信号的脉冲的计数，另一个计数单元用于高频信号的脉冲的计数，计数单元220例如可以为16位的计数器，存储单元230例如为16位的寄存器。可以理解的是，计数单元的数量与所需计数的脉冲信号相关，当仅需对一个脉冲信号进行计数时，计数单元的数量可以为一个。

进一步地，有效计数信号获取单元210包括：

JK触发单元2101，用于将速度采样脉冲信号和电机编码器脉冲信号以JK触发器的逻辑进行状态设置，以作为第一输出信号，其中速度采样脉冲信号为J输入端，电机编码器脉冲信号为K输入端，电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度；

逻辑与单元2102，用于将第一输出信号与电机编码器脉冲信号进行逻辑与操作，以获得第二输出信号，第二输出信号的上升沿为有效计数信号。

进一步地，还包括电机编码器脉冲信号优化模块240，包括：

第一信号沿检测单元2401，用于将电机编码器的A相脉冲信号PhaseA进行上升沿和下降沿的检测并输出第三输出信号，第三输出信号中的脉冲对应检测到的每个上升沿和下降沿；

第二信号沿检测单元2402，用于将电机编码器的B相脉冲信号PhaseB进行上升沿和下降沿的检测并输出第四输出信号，第四输出信号中的脉冲对应检测到的每个上升沿和下降沿，其中，第三输出信号和第四输出信号中的脉冲的宽度为一个时钟周期的宽度；

逻辑加单元2403，用于将第三输出信号和第四输出信号进行加逻辑操作，以获得第五输出信号，第五输出信号中为优化后的电机编码器脉冲信号re_fe。

进一步地，还包括滤波单元，用于电机编码器的A相脉冲信号和电机编码器的B相脉冲信号进行滤波。

进一步地，还包括高频信号产生单元200，用于产生高频信号GenFc，在一个实施例中，高频信号由基础时钟clk产生，该时钟clk还为触发器单元250、第一信号沿检测单元2401和第二信号沿检测单元2402的基础时钟。

进一步地，在FPGA中，按照来自处理器单元的速度控制信号以及位置控制信号控制电机转动以驱动叶片的移动；

处理器单元还包括位置闭环控制单元，用于电机位置的闭环控制，其输入信号为来自上位机的位置输入控制信号，反馈信号为电机的实际位置信息，输出信号为位置控制信号。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统实施例仅仅是示意性的，其中所述作为分离部件说明的模块或单元可以是或者也可以不是物理上分开的，作为模块或单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (12)

1.一种多叶光栅的控制方法，其特征在于，控制电路包括FPGA和处理器单元，FPGA与处理器单元相互连接，处理器单元连接上位机，FPGA连接具有电机编码器的电机，所述方法包括：

FPGA按照来自处理器单元的速度控制信号控制电机转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；

处理器单元从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机速度的闭环控制，速度的闭环控制中，输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号。

2.根据权利要求1所述的方法，其特征在于，对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值的步骤包括：

获得有效计数信号，有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号；

在有效计数信号来临时，FPGA将上一速度采样周期的脉冲计数值进行锁存，并进行计数复位；

在有效计数信号来临时，FPGA产生数值读取中断信号并发送至处理器单元；

在有效计数信号来临之后，FPGA进行电机编码器脉冲信号的脉冲和/或高频信号的脉冲的计数，直到下一个有效计数信号来临时；则

处理器单元在接收到数值读取中断信号后，从FPGA获得锁存的脉冲计数值。

3.根据权利要求2所述的方法，其特征在于，获得有效计数信号的方法包括：

将速度采样脉冲信号和电机编码器脉冲信号以JK触发器的逻辑进行状态设置，以作为第一输出信号，其中速度采样脉冲信号为J输入端，电机编码器脉冲信号为K输入端，电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度；

将第一输出信号与电机编码器脉冲信号进行逻辑与操作，以获得第二输出信号，第二输出信号的上升沿为有效计数信号。

4.根据权利要求3所述的方法，其特征在于，还包括电机编码器的脉冲信号的优化步骤，包括：

将电机编码器的A相脉冲信号进行上升沿和下降沿的检测并输出第三输出信号，第三输出信号中的脉冲对应检测到的每个上升沿和下降沿；

将电机编码器的B相脉冲信号进行上升沿和下降沿的检测并输出第四输出信号，第四输出信号中的脉冲对应检测到的每个上升沿和下降沿，其中，第三输出信号和第四输出信号中的脉冲的宽度为一个时钟周期的宽度；

将第三输出信号和第四输出信号进行加逻辑操作，以获得第五输出信号，第五输出信号中为优化后的电机编码器脉冲信号。

5.根据权利要求4所述的方法，其特征在于，电机编码器的A相脉冲信号和电机编码器的B相脉冲信号为经过滤波后的信号。

6.根据权利要求1-5中任一项所述的方法，其特征在于，还包括：

FPGA按照来自处理器单元的位置控制信号控制电机转动以驱动叶片的移动；

处理器单元从FPGA获得电机的实际位置信息，以用于电机位置的闭环控制，位置的闭环控制中，输入信号为来自上位机的位置输入控制信号，反馈信号为电机的实际位置信息，输出信号为位置控制信号。

7.一种多叶光栅的控制系统，其特征在于，包括FPGA和处理器单元，FPGA与处理器单元相互连接，处理器单元连接上位机，FPGA连接具有电机编码器的电机；其中，

FPGA，用于按照来自处理器单元的速度控制信号控制电机转动以驱动叶片的移动，并对一个速度采样周期内电机编码器脉冲信号的脉冲和/或高频信号的脉冲进行计数，以获得脉冲计数值；

处理器单元包括计算单元和速度闭环控制单元，计算单元用于从FPGA获得脉冲计数值，并根据所述脉冲计数值得到电机的实际转速，以用于电机速度的闭环控制；速度闭环控制单元，用于速度的闭环控制，其输入信号为来自上位机的速度输入控制信号，反馈信号为通过脉冲计数值得到的电机的实际转速，输出信号为速度控制信号。

8.根据权利要求7所述的控制系统，其特征在于，FPGA包括：

有效计数信号获取单元，用于获得有效计数信号，有效计数信号为速度采样脉冲信号来临之后，电机编码器脉冲信号的第一个脉冲来临时的信号；

计数单元，用于在有效计数信号来临时，将上一速度采样周期的脉冲计数值锁存至存储单元，以及进行计数复位，并在有效计数信号来临之后，进行电机编码器脉冲信号的脉冲和/或高频信号的脉冲的计数，直到下一个有效计数信号来临时；

触发器单元，用于在有效计数信号来临时，产生数值读取中断信号并发送至处理器单元；则，

处理器单元在接收到数值读取中断信号后，从FPGA获得锁存的脉冲计数值。

9.根据权利要求8所述的系统，其特征在于，有效计数信号获取单元包括：

JK触发单元，用于将速度采样脉冲信号和电机编码器脉冲信号以JK触发器的逻辑进行状态设置，以作为第一输出信号，其中速度采样脉冲信号为J输入端，电机编码器脉冲信号为K输入端，电机编码器脉冲信号的脉冲宽度为JK触发器的逻辑中一个时钟周期的宽度；

逻辑与单元，用于将第一输出信号与电机编码器脉冲信号进行逻辑与操作，以获得第二输出信号，第二输出信号的上升沿为有效计数信号。

10.根据权利要求9所述的系统，其特征在于，还包括电机编码器脉冲信号优化模块，包括：

第一信号沿检测单元，用于将电机编码器的A相脉冲信号进行上升沿和下降沿的检测并输出第三输出信号，第三输出信号中的脉冲对应检测到的每个上升沿和下降沿；

第二信号沿检测单元，用于将电机编码器的B相脉冲信号进行上升沿和下降沿的检测并输出第四输出信号，第四输出信号中的脉冲对应检测到的每个上升沿和下降沿，其中，第三输出信号和第四输出信号中的脉冲的宽度为一个时钟周期的宽度；

逻辑加单元，用于将第三输出信号和第四输出信号进行加逻辑操作，以获得第五输出信号，第五输出信号中为优化后的电机编码器脉冲信号。

11.根据权利要求10所述的系统，其特征在于，还包括滤波单元，用于电机编码器的A相脉冲信号和电机编码器的B相脉冲信号进行滤波。

12.根据权利要求7-11中任一项所述的多叶光栅的控制系统，其特征在于，在FPGA中，按照来自处理器单元的速度控制信号以及位置控制信号控制电机转动以驱动叶片的移动；

处理器单元还包括位置闭环控制单元，用于电机位置的闭环控制，其输入信号为来自上位机的位置输入控制信号，反馈信号为电机的实际位置信息，输出信号为位置控制信号。