CN104267312B - 一种基于lvds高速采样的嵌入式行波测距装置 - Google Patents
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Abstract
基于LVDS高速采样的嵌入式行波测距装置，包括核心处理器、采集控制器、多通路模数转换电路、信号调理电路、B码授时电路和缓存单元，本发明具有超高速转换速率和高速传输性能，通过采用双核架构和FPGA芯片对高密度采样数据进行快速计算和存储，并将故障时有用信息通过网络实时发送至远端(或本地)的测距主站，完成故障的分析与定位。该装置能进行多线路高速采样录波和暂态操作过电压记录功能，并具有高速高抗干扰能力模数信号传输总线，能有效提高目前测距装置的精度和可靠性。
Description
技术领域
本发明涉及一种测量装置，特别是涉及一种用于行波信号的测量装置。
背景技术
随着智能电网建设的开展，现有输电线路行波故障测距装置受信号接入方式、通讯等方面限制，已经不符合智能化变电站技术发展趋势。在智能电网建设的背景下，电力系统对故障定位系统也提出更高的要求，要求进一步提高输电线路故障测距系统的可靠性、精度。在智能变电站技术导则中明确提出需要建立基础数据处理平台用于电网故障信息的采集分析处理。因此，迫切需要开展新型输电线路行波故障测距装置的研究，以满足智能变电站和智能电网未来发展对精确故障测距的需求。
目前行波测距主流算法为小波变换，小波变换计算通常可以利用DSP处理器完成，而采集的海量信号通常也可以利用DSP处理器进行处理，小波变换的计算精度直接受电力信号采样频率影响，直接影响测距算法及测距精度，传统的高速采集电路信号传输为TTL、LVTTL等方式，该方式具有抗干扰能力弱，但传输速度慢的特点，大大限制了AD采集速率，导致故障录波数据采样密度较低，影响测距精度，甚至测距失效。
发明内容
本发明的目的是提供一种基于LVDS高速采样的嵌入式行波测距装置，解决现有行波信号采集密度和采集质量较低，导致行波测量精度差的技术问题。
本发明基于LVDS高速采样的嵌入式行波测距装置，包括核心处理器、采集控制器、多通路模数转换电路、信号调理电路、B码授时电路和缓存单元，其中：
核心处理器，用于对采集的行波数据进行数据处理形成测距结果数据，并完成与外围电路、上位系统和受控电路数据通信过程中的控制逻辑、数据转存和数据封装形式变换；
采集控制器，用于提供LVDS接收终端，实时接收行波采集信号，并将行波采集信号转换为时序相关的行波采集数据缓存，接受上位装置的控制指令执行行波采集数据的传输或执行对下位装置的控制；
多通路模数转换电路，用于将接收的行波采集信号进行模数转换，提供LVDS发送终端，并向LVDS(低压差分信号高速串行总线)接收终端并发数字信号；
信号调理电路，用于对采集的电力行波暂态信号进行滤波和放大，形成行波采集信号；
B码授时电路，用于提高授时时标，对行波采集数据标记时标，形成行波采集数据的准确时域相关性；
缓存单元，用于暂存采集控制器行波采集数据，暂存采集控制器上位装置的控制数据；分别与核心处理器和采集控制器建立通信链路。
所述多通路模数转换电路包括若干个模数转换器和与每一个模数转换器配对的匹配电阻R，其中：
模数转换器，用于通过信号调理电路接收一路行波采集信号进行模数转换，并将转换的数字信号通过内置的串行LVDS接口发送；串行LVDS接口连接的两条差分线缆的远端，连接相应的匹配电阻R；
若干个模数转换器采用级联方式连接。
所述采集控制器包括AD采样控制模块、数据读写控制模块、中断控制模块、LVDS串并转换模块、数据抽样模块和FIFO(先入先出)模块，缓存单元与数据读写控制模块和ARM处理器各建立一条双向数据通道，B码授时电路与LVDS串并转换模块建立一条单向数据通道，其中：
AD采样控制模块，用于接收采样控制指令，转换为控制信号向多通路模数转换电路发送；
数据读写控制模块，用于接收上位装置的控制数据，形成采样控制指令和中断触发控制指令和行波采集数据抽样控制指令，将行波采集数据传送至缓存单元；
中断控制模块，用于接收中断触发控制指令，转换为中断触发信号，启动核心处理器数据接收状态；
LVDS串并转换模块，用于提供LVDS(低压差分信号高速串行总线)接收终端将行波采集信号的数字信号序列格式化，形成包含时标的行波采集数据
数据抽样模块，用于根据行波采集数据抽样控制指令对行波采集数据进行抽样，并将形成的行波采集数据(根据抽样控制指令包括采样数据或全部数据)通过数据读写控制模块传送至缓存单元，或传送至FIFO模块；
FIFO模块，用于通过输入口接收传送的数据并存储，并通过输出口将数据按接收顺序输出。
所述信号调理电路包括带通滤波器和差分放大电路，其中：
带通滤波器，用于过滤电力行波暂态信号通过电压/电流互感器后行波采集信号中的带外干扰信号；
差分放大电路，用于抑制电力行波暂态信号通过电压/电流互感器后行波采集信号的工作点漂移。
还包括本地存储装置和内存，以及远程通信端口和人机接口，其中：
本地存储装置，用于存储行波采集数据，存储测距结果数据，以及核心处理器运行过程中的控制数据和控制逻辑；
内存，用于核心处理器对行波采集数据进行数据处理过程中的数据与计算过程的暂存；
远程通信端口，用于与上位系统建立通信链路；
人机接口，用于输入控制数据和初始化数据，反馈运行状态和运算过程中的状态参数。
所述核心处理器包括C6748DSP处理器和300MHz ARM926-EJ ARM处理器。
所述模数转换器采用ADS8413芯片，采集控制器采用cyclone IV系列的FPGA芯片。
本发明基于LVDS高速采样的嵌入式行波测距装置，利用LVDS总线克服晶体管逻辑电路电平转换速率受器件特性影响无法适配突发的高速率数据输出。对数据传输速率有较大的适应范围，适合大型系统中大量采集信号完成模数转换后的并发高速率传输，有效避免数据丢失，使得数据采集和数据处理间的传输瓶颈消除。
利用多通路模数转换电路、采集控制器和核心处理器分离设置，将信号采集、信号数据转换和数据处理的软件控制过程形成模块化架构，可以实现分别升级更新，有利用装置的成本控制，有效提高了测距装置的测距精度，降低了产品成本。
本发明具有超高速转换速率和高速传输性能，通过采用双核架构和FPGA芯片对高密度采样数据进行快速计算和存储，并将故障时有用信息通过qnet网络实时发送至远端(或本地)的测距主站，完成故障的分析与定位。该装置能进行多线路高速采样录波和暂态操作过电压记录功能，并具有高速高抗干扰能力模数信号传输总线，能有效提高目前测距装置的精度和可靠性。
下面结合附图对本发明的实施例作进一步说明。
附图说明
图1为本发明基于LVDS高速采样的嵌入式行波测距装置的原理示意图；
图2为本发明基于LVDS高速采样的嵌入式行波测距装置的结构示意图；
图3为本发明基于LVDS高速采样的嵌入式行波测距装置中采集控制器的结构示意图。
具体实施方式
如图1所示，本实施例中利用FPGA(现场可编程门阵列)作为采集信号处理的采集控制器，利用DSP处理器作为采集信号形成数据后进行小波变换处理的处理器，利用ARM处理器完成与外围电路、人机界面和上位系统通信的控制逻辑和数据处理的处理器，DSP处理器与ARM处理器构成测距装置的核心处理器01。
本实施例中，包括核心处理器01、采集控制器02、多通路模数转换电路03、信号调理电路04、B码授时电路05、缓存单元06、本地存储装置07和内存08，以及远程通信端口和人机接口，其中：
核心处理器01，用于对采集的行波数据进行数据处理形成测距结果数据，并完成与外围电路、上位系统和受控电路数据通信过程中的控制逻辑、数据转存和数据封装形式变换；
采集控制器02，用于提供LVDS(低压差分信号高速串行总线)接收终端，实时接收行波采集信号，并将行波采集信号转换为时序相关的行波采集数据缓存，接受上位装置的控制指令执行行波采集数据的传输或执行对下位装置的控制；
多通路模数转换电路03，用于将接收的行波采集信号进行模数转换，提供LVDS(低压差分信号高速串行总线)发送终端，并向LVDS(低压差分信号高速串行总线)接收终端并发数字信号；
信号调理电路04，用于对采集的电力行波暂态信号进行滤波和放大，形成行波采集信号；
B码授时电路05，用于提高授时时标，对行波采集数据标记时标，形成行波采集数据的准确时域相关性；
缓存单元06，用于暂存采集控制器02行波采集数据，暂存采集控制器02上位装置的控制数据；分别与核心处理器01和采集控制器02建立通信链路；
本地存储装置07，用于存储行波采集数据，存储测距结果数据，以及核心处理器01运行过程中的控制数据和控制逻辑；
内存08，用于核心处理器01对行波采集数据进行数据处理过程中的数据与计算过程的暂存；
远程通信端口，用于与上位系统建立通信链路；
人机接口，用于输入控制数据和初始化数据，反馈运行状态和运算过程中的状态参数。
本实施例利用LVDS接收终端和LVDS发送终端，在信号采集装置和信号处理装置间构建了高带宽、高响应频率的数据链路，保证了并发的大数据量的采集信号的吞吐量，保证了利用该数据进行频域数据分析的各种高级算法具有了可靠地基础数据量。
如图2所示，信号调理电路04包括带通滤波器和差分放大电路，其中：
带通滤波器，用于过滤电力行波暂态信号通过电压/电流互感器后行波采集信号中的带外干扰信号；
差分放大电路，用于抑制电力行波暂态信号通过电压/电流互感器后行波采集信号的工作点漂移。
信号调理电路04可以保证获得的行波采集信号采集环境稳定可靠，降低采集环境中的背景干扰。
多通路模数转换电路03包括若干个模数转换器和与每一个模数转换器配对的匹配电阻R，其中：
模数转换器，用于通过信号调理电路04接收一路行波采集信号进行模数转换，并将转换的数字信号通过内置的串行LVDS接口发送；串行LVDS接口连接的两条差分线缆的远端，连接相应的匹配电阻R；
若干个模数转换器采用级联方式连接。
级联的模数转换器可以保证充分利用有限的控制信号链路，避免控制信号链路复用造成总线竞争和阻塞，同时实现多路行波采集信号的并发传输，保证各路数字信号不平衡的数据传输速率。
如图3所示，采集控制器02包括AD采样控制模块21、数据读写控制模块22、中断控制模块23、LVDS串并转换模块24、数据抽样模块25和FIFO(先入先出)模块26，缓存单元06与数据读写控制模块22和ARM处理器各建立一条双向数据通道，B码授时电路05与LVDS串并转换模块24建立一条单向数据通道，其中：
AD采样控制模块21，用于接收采样控制指令，转换为控制信号向多通路模数转换电路03发送；
数据读写控制模块22，用于接收上位装置的控制数据，形成采样控制指令和中断触发控制指令和行波采集数据抽样控制指令，将行波采集数据传送至缓存单元06；
中断控制模块23，用于接收中断触发控制指令，转换为中断触发信号，启动核心处理器01数据接收状态；
LVDS串并转换模块24，用于提供LVDS(低压差分信号高速串行总线)接收终端将行波采集信号的数字信号序列格式化，形成包含时标的行波采集数据
数据抽样模块25，用于根据行波采集数据抽样控制指令对行波采集数据进行抽样，并将形成的行波采集数据(根据抽样控制指令包括采样数据或全部数据)通过数据读写控制模块22传送至缓存单元06，或传送至FIFO模块26；
FIFO模块26，用于通过输入口接收传送的数据并存储，并通过输出口将数据按接收顺序输出。
传统测距装置采用低速AD转换芯片以及TTL、LVTTL等传输方式具有AD采样速率低、抗干扰能力弱、误码率高等特点，与现有技术相比，本发明采用超高速采样芯片并以菊花链方式进行级联，通过LVDS高速传输总线，可实现多线路超高速率的同步采样，并与传统16/32位微控制器相比，本发明采用了ARM9+DSP双核嵌入式处理器，集控制与计算于一体，具有数据处理速度快，芯片面积小，低价格、低功耗等特点。
在实际应用中，核心处理器01采用OMAP-L SOC芯片，包括采用C6748DSP核和300MHz ARM926-EJ双核SOC处理器，通过ARM926-EJ处理器嵌入QNX实时操作系统。该芯片由C6000定/浮点DSP核和300MHz ARM9核以及外设构成。ARM负责运行操作系统、界面控制、网络控制和DSP数据处理等，DSP进行测距算法运算及FPGA的中断控制。
LVDS接收终端和LVDS发送终端间建立低压差分信号高速串行总线，LVDS发送终端形成一个3.5mA的电流源，在LVDS接收终端连接一个匹配电阻，3.5mA的电流经过差分线及匹配电阻产生一350mV的电压。发送端通过改变电流的流向，来实现逻辑“0”和“1”。由于LVDS的低压差分特点(350mV)，使之电平翻转时间比TTL电平快很多，具有非常高的传输速率和可靠性。本方案的大容量模数转换数据传输，突破了采样总线传输瓶颈，有效提升了装置的整体采样效率。
本实施例采用ARM+DSP嵌入式双核架构，多通路模数转换电路03由具有16位2M超高采样频率的AD芯片和FPGA控制模块组成，多路AD转换数据经LVDS方式进行高速传输，FPGA控制多路模拟信号进行的超高速并行采样，同时将高密度的暂态录波数据上传至测距主站软件，通过测距算法进行故障定位。
嵌入式双核处理器为控制和计算核心，通过FPGA和LVDS总线实现超高速AD数据采集，并利用高性能操作系统和网络实时完成主站数据通信，并由主站进行故障定位与分析。
本发明实施例LVDS测距装置的软件架构中，ARM的应用程序基于QNX操作系统，主要负责向测距主站传输故障时刻前后10个周波的高密度暂态录波数据、本地人机交互和进程的管理工作。DSP程序主要完成数据二次采样、交直流信号启动录波算法程序。FPGA程序主要完成AD芯片采样时序控制、B码解码并为采样打上标准时标、LVDS数据接收接口和DDR数据存储时序控制。
对本实施例各组成装置的优选电路包括以下电路：
模拟信号经带通滤波器和差分放大电路进入到多通路模数转换电路03，多通路模数转换电路03采用12片16位带LVDS接口的ADS8413芯片作为模数转换器，按菊花链设计成并行模数转换，FPGA发出控制信号触发12路模数转换器进行同步转换，经转换后的离散值通过低压差分传输总线LVDS发送到FPGA中，模数转换器采样频率设置为1.5MHz，LVDS采用电流驱动原理，一般速率传输可达几百Mbps，且差分特性具有良好的抗干扰能力。
ADS8413差分信号输出至FPGA的LVDS串并转换模块24，ADS8413芯片的CONVSTA为同步采样控制信号，上升沿触发，该管脚连接FPGA的IO管脚，BUSY为转换状态，FPGA检测到该管脚低电平时，进行数据读取。将12片级联构成菊花链方式，菊花链连接为：第一个模数转换器芯片的sdo+、sdo-、sync_o+、sync_o-分别连接下一个模数转换器的sdi+、sdi-、sync_i+、sync_I-，第一个模数转换器芯片的sdi-、sync_i+接VDD，sdi+、sync_i-接GND，然后依次类推，第一个模数转换器芯片的LAT_Y/N管脚设置为接GND，剩下模数转换器芯片LAT_Y/N管脚均为VDD。
FPGA采用cyclone IV芯片，具有39600个逻辑单元，高达534个用户IO管脚，以及差分通道。cyclone IV片内具有LVDS硬IP核ALTLVDS核，Quartus II软件同时也支持LVDS，在Quartus II里先建立ALTLVDS核，配置此IP核的“.pll_areset”“.tx_in”“.tx_inclock”“.tx_out”“.tx_outclock”并满足ADS8413的时序需求，在管脚分配时需要将I/O Standard设为LVDS差分管脚。同时在FPGA的外部接收管脚间需要加一个100欧姆的匹配电阻。FPGA接收B码授时电路05的外部B码时钟，并解码成年月日时分秒格式，为采样数据打上μs级时标。
ARM处理器负责系统进程的管理(启动、守护)，共享内存区的初始化、配置文件的保存、进程间的消息管理，生成装置日志、异常日志；人机界面进程，负责显示、设置配置信息并刷新共享内存；通知管理进程，负责显示启动、告警信息、各种日志、录波数据的显示分析；装置内部通讯进程，负责接收模数转换的录波数据生成comtrade文件、根据启动、告警信息刷新告警共享内存区并生成相关日志；对外通讯进程，完成与主站规约通讯，负责生成通讯日志。
远程通信端口的软件接口由QNX自带的网络管理(io-net)、网络协议(npm-qnet.so)和网络设备驱动模块(devn-ne2000.so)构成，(1)首先进行网络设备初始化；(2)通过tx_up_start()函数接收网络数据；(3)调用io-net的rx_down()函数传送数据包。当dsp检测到有故障录波时，ARM处理器将数据封装标准comtrad格式并通过qnet网络发送至主站分析。
以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。
Claims (5)
1.一种基于LVDS高速采样的嵌入式行波测距装置，其特征在于：包括核心处理器(01)、采集控制器(02)、多通路模数转换电路(03)、信号调理电路(04)、B码授时电路(05)和缓存单元(06)，其中：
核心处理器(01)，用于对采集的行波数据进行数据处理形成测距结果数据，并完成与外围电路、上位系统和受控电路数据通信过程中的控制逻辑、数据转存和数据封装形式变换；
采集控制器(02)，用于提供LVDS接收终端，实时接收行波采集信号，并将行波采集信号转换为时序相关的行波采集数据缓存，接受上位装置的控制指令执行行波采集数据的传输或执行对下位装置的控制；
多通路模数转换电路(03)，用于将接收的行波采集信号进行模数转换，提供LVDS发送终端，并向LVDS接收终端并发数字信号；
信号调理电路(04)，用于对采集的电力行波暂态信号进行滤波和放大，形成行波采集信号；
B码授时电路(05)，用于提高授时时标，对行波采集数据标记时标，形成行波采集数据的准确时域相关性；
缓存单元(06)，用于暂存采集控制器(02)行波采集数据，暂存采集控制器(02)上位装置的控制数据；分别与核心处理器(01)和采集控制器(02)建立通信链路；
所述多通路模数转换电路(03)包括若干个模数转换器和与每一个模数转换器配对的匹配电阻R，其中：
模数转换器，用于通过信号调理电路(04)接收一路行波采集信号进行模数转换，并将转换的数字信号通过内置的串行LVDS接口发送；串行LVDS接口连接的两条差分线缆的远端，连接相应的匹配电阻R；
若干个模数转换器采用级联方式连接；
所述采集控制器(02)包括AD采样控制模块(21)、数据读写控制模块(22)、中断控制模块(23)、LVDS串并转换模块(24)、数据抽样模块(25)和FIFO模块(26)，缓存单元(06)与数据读写控制模块(22)和ARM处理器各建立一条双向数据通道，B码授时电路(05)与LVDS串并转换模块(24)建立一条单向数据通道，其中：
AD采样控制模块(21)，用于接收采样控制指令，转换为控制信号向多通路模数转换电路(03)发送；
数据读写控制模块(22)，用于接收上位装置的控制数据，形成采样控制指令和中断触发控制指令和行波采集数据抽样控制指令，将行波采集数据传送至缓存单元(06)；
中断控制模块(23)，用于接收中断触发控制指令，转换为中断触发信号，启动核心处理器(01)数据接收状态；
LVDS串并转换模块(24)，用于提供LVDS接收终端将行波采集信号的数字信号序列格式化，形成包含时标的行波采集数据；
数据抽样模块(25)，用于根据行波采集数据抽样控制指令对行波采集数据进行抽样，并将形成的行波采集数据通过数据读写控制模块(22)传送至缓存单元(06)，或传送至FIFO模块(26)；
FIFO模块(26)，用于通过输入口接收传送的数据并存储，并通过输出口将数据按接收顺序输出。
2.根据权利要求1所述的基于LVDS高速采样的嵌入式行波测距装置，其特征在于：所述信号调理电路(04)包括带通滤波器和差分放大电路，其中：
带通滤波器，用于过滤电力行波暂态信号通过电压/电流互感器后行波采集信号中的带外干扰信号；
差分放大电路，用于抑制电力行波暂态信号通过电压/电流互感器后行波采集信号的工作点漂移。
3.根据权利要求2所述的基于LVDS高速采样的嵌入式行波测距装置，其特征在于：还包括本地存储装置(07)和内存(08)，以及远程通信端口和人机接口，其中：
本地存储装置(07)，用于存储行波采集数据，存储测距结果数据，以及核心处理器(01)运行过程中的控制数据和控制逻辑；
内存(08)，用于核心处理器(01)对行波采集数据进行数据处理过程中的数据与计算过程的暂存；
远程通信端口，用于与上位系统建立通信链路；
人机接口，用于输入控制数据和初始化数据，反馈运行状态和运算过程中的状态参数。
4.根据权利要求3所述的基于LVDS高速采样的嵌入式行波测距装置，其特征在于：所述核心处理器(01)包括C6748DSP处理器和300MHz ARM926-EJ ARM处理器。
5.根据权利要求4所述的基于LVDS高速采样的嵌入式行波测距装置，其特征在于：所述模数转换器采用ADS8413芯片，采集控制器(02)采用cyclone IV系列的FPGA芯片。
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