CN1977381B - 非易失性存储器件 - Google Patents

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Abstract

在使用电阻变化材料的非易失性存储器件中，当晶态和非晶态混存时，结晶化时间变短，因而缩短了信息保存寿命。由于与电阻变化材料接触的材料的热传导率不高，所以不能快速地进行改写时的热消散，改写需要较长时间。本发明使电阻变化材料与下部电极的接触面积、和与上部电极的接触面积相同，使电流路径均匀。提供在电阻变化材料的侧壁接触配置热传导率高的材料且使其端部也与下部电极接触的结构。

Description

非易失性存储器件
技术领域
本发明涉及一种与半导体器件形成在同一衬底上来使用的非易失性存储器件，构成非易失性存储器件的材料是金属化合物。该技术和半导体非易失性存储器件或者安装有非易失性存储器件的半导体逻辑运算器件的联系密切。
背景技术
目前存在将金属化合物的结晶状态和非晶状态作为存储信息来使用的非易失性存储器件。它是利用物质的非晶状态和结晶状态的不同来存储信息的器件，作为材料一般可以使用碲化合物。用其反射率的不同来存储信息的原理被广泛用于像DVD(数字通用光盘)那样的光学信息存储介质。
近年来，提出了将该原理也用于电性信息存储的方案。这和光学方法不同，是以电流量或电压的变化来检测出非晶态和晶态的电阻差、即非晶态的高电阻状态和晶态的低电阻状态的方法。作为公知的公开技术，列举了非专利文献1等。另外，在公知专利中，有专利文献1(日本特开2003-100085号公报)等。本发明是关于后者的电信息存储的。
作为该存储原理的特征，可以举出和现有的半导体非易失性存储器件(浮栅型存储器件、氮化膜中电子捕获型存储器件)相比信息的改写非常快。利用该特征，能改善伴随非易失性存储器件的改写发生的延迟，能显著地提高使用了非易失性存储器件的系统的性能。因此，必须和此前的系统一样，在半导体器件上作为非易失性存储器件安装。在安装于半导体器件来进行电信息改写时，利用对该材料或者该材料附近的发热体通电时产生的焦耳热。在从结晶状态变化为非晶态的情况下，产生由高电压、大电流发生的热量，加热到材料的熔点以上，快速地进行冷却。在将非晶状态变为结晶状态的情况下，控制发热量即限制施加的电压、电流，以达到结晶化温度(一般低于熔点)。在这样的动作中，重要的是如何实现快速的改写速度。在公开的技术中，关于这一点的信息并没有公开。
另外，作为该存储原理的另一个课题，可列举存储保存时间的增加。在该材料中，非晶态是准稳定状态，当保持搁置状态经过一定的时间时，就变化为在能量上稳定的晶态。即，作为非晶状态所存储的信息由于结晶化而消失。为了确保可靠度，延长到非晶状态变化成晶态为止的时间很重要。但是，由于结晶从其性质而言，在结晶核的周围生长，所以在非晶态和晶态混存的状态下，使到结晶化为止的时间延长并不容易。以取图1那样的结构的情况进行说明。ME1是下部布线层，INS1是覆盖ME1的绝缘层，PLUG是贯穿INS1之中、从ME1向上部方向引出的柱状布线层。CHL是电阻变化材料，UPM是与CHL的上部接触设置的上部电极，INS2是绝缘层，INS3是覆盖上部电极的绝缘层，ME2是上部布线层，PLUG2是连接UPM和ME2的柱状电极。在使状态变化为非晶态时，ME1和ME2之间流动电流，该电流从宽的上部电极UPM流入CHLB，集中在直径小的PLUG1上。因此，发热部位以PLUG1上为主，变化为非晶态的部分被限制在有限的一部分区域(CHLSR)，没有成为电流路径的周边部位的温度没有充分提高，保持结晶(CHLB)状态地存留着。在该结构中，因为存在非晶态和晶态接触的面，所以有可能从这里进行结晶化，而缩短信息保存寿命。非专利文件1(“ANovel Cell Technology Using N-Doped GeSbTe Films for PhaseChange RAM(IEEE，VLSI Technology Symposium 2003)、2003年、p.177-178)所公开的结构与此对应。专利文献1为电阻变化材料的上底部和下底部都作为电极发挥作用的结构，发热在整个电阻变化材料的内部发生，但就在下部电极的正下方存在着硅。因此，下部电极侧的散热会略微变差，在使材料非晶化时，也有可能在下部电极侧存留结晶，而缩短信息保存时间。
专利文献1：日本特开2003-100085号公报
非专利文献1：“A Novel Cell Technology Using N-Doped GesbTeFilms for Phase Change RAM”，アイ·イ一·イ一、ブイエルエスアイ·テクノロジ一·シンポジウウ2003年预稿集(IEEE，VLSITechnology Symposium 2003)，2003年，p.177-178
发明内容
本发明的目的通过以下方法实现：在利用热量使非晶态和晶态变化来进行存储的、进行电读出的非易失性存储器件的结构中，使与电阻变化材料接触的材料的热传导率高于不与该电阻变化材料接触的绝缘膜的热传导率。
为了实现快速的改写速度，加热和散热的时间快是必须的。快速的加热能用从外部施加的电压、电流来控制。但是，散热由断开电压、电流后的向周围的热传导来决定。因此，为了迅速的改写，做成将在非晶态、晶态间变化的材料与热传导率好的其他材料相接触的结构。
另外，为了防止晶态和非晶态的混存，使整个电阻变化材料为非晶态或晶态，因此在电阻变化材料的上底部和下底部设置和它们面积相同的金属电极材料。并且，为了快速的散热，电阻变化材料设置于在电极间不含有硅的布线结构中。
图2表示上述结构。非晶态和晶态不混存的电阻变化材料CHLSR与下部柱状电极PLUG2相接触，并与上部电极UPM相接触。CHLSR和UPM、CHLSR和PLUG2的接触面积分别相同。由此，电流路径均匀，整个电阻变化材料为非晶态或晶态。另外，CHLSR的侧壁与比层间绝缘膜INS1热传导率高的材料HS相接触，来自CHLSR的热消散能快速进行。由此，CHLSR的非晶化、结晶化变得迅速。另外，作为比层间绝缘膜INS1热传导率高的材料HS，使用氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜或者氮化钛膜中的任意一个。
该结构通过相对于上部电极自对准地干蚀刻加工由上部电极、电阻变化材料、下部电极构成的层叠体而获得。
由以上所公开的实施方式能实现改写快速的非易失性存储器件。另外，因为电阻变化材料和上部电极的接触面积以及和下部电极的接触面积相等，所以能抑制偏向任意一方的电极的发热。由此，能防止在电阻变化材料内部晶态和非晶态的混存，能实现信息保存寿命长的非易失性存储器件。由此，能实现非易失性随机存取存储器件、高可靠度非易失性存储器件。另外，如果安装它们作为半导体逻辑运算器件的非易失性存储器件，就能够提供可进行存储程序的自由改写、且可靠度高的微型计算机及IC卡等。
附图说明
图1是使用电阻变化材料的周知的非易失性存储器件的剖视图。
图2是使用电阻变化材料的非易失性存储器件的本发明的结构示意图。
图3是制造基于本发明的思想的结构的工序中的剖视图。
图4是制造基于本发明的思想的结构的工序中的剖视图。
图5是制造基于本发明的思想的结构的工序中的剖视图。
图6是制造基于本发明的思想的结构的工序中的剖视图。
图7是制造基于本发明的思想的结构的工序中的剖视图。
图8是制造基于本发明的思想的结构的工序中的剖视图。
图9是制造基于本发明的思想的结构的工序中的剖视图。
图10是制造基于本发明的思想的其他结构的工序中的剖视图。
图11是制造基于本发明的思想的其他结构的工序中的剖视图。
图12是制造基于本发明的思想的其他结构的工序中的剖视图。
图13是制造基于本发明的思想的其他结构的工序中的剖视图。
图14是制造基于本发明的思想的另一结构的工序中的剖视图。
图15是制造基于本发明的思想的另一结构的工序中的剖视图。
图16是制造基于本发明的思想的另一结构的工序中的剖视图。
具体实施方式
使用图3至图9来说明本发明的实施方式及其制造方法。假设该电阻变化材料与MOS晶体管的漏极侧连接。图3是在半导体集成电路器件所使用的已知的MOS晶体管。该MOS晶体管由元件分离沟ISO、p型阱PWE、n型源极NS、n型漏极ND、栅极电极GATE、侧壁间隔物SPC构成。在ND上设置与电阻变化材料相连接的插塞布线PLUG1。并且，为了防止图变得复杂，对NS的布线引出没有图示。
图4表示在图3上淀积下部电极层BM、电阻变化材料CHL、上部电极层UM以及绝缘层SIN。SIN最好是用等离子淀积法形成的氧化硅膜或者氮化硅膜。这是因为在低压的化学气相成长法中，淀积温度为高温，CHL会挥发。
图5表示使用已知的光刻和干蚀刻技术对其进行加工。RES1是此时使用的光致抗蚀剂。此时的干蚀刻到BM为止。
对图6进行说明。从图5除去RES1后，在先前加工的CHL、UPM、SIN的层叠膜侧壁上设置间隔物上的SWHS1。然后，用绝缘膜INS2覆盖整体。SWHS1为比INS2材料热传导率高的材料。只要INS2是硅淀积氧化膜，作为SWHS1，就能举出氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜、氮化钛膜等。通过SWHS1的下部与金属材料BM相接触，有助于来自CHL的快速热消散。说明设置SWHS1之后加工BM的理由。CHL的加工首先从用光刻法进行相对于PLUG1的对合开始(图5)。此时，制造上的对合偏移几乎必定发生。当在出现了对合偏移的状态下加工到BM时，BM和PLUG1的表面的接触面积有偏差而导致电流变化，产生元件的特性变动。为了防止该问题，通过设置SWHS1来增加加工后的BM的面积，即使发生上述的对合偏移，如果必定覆盖PLUG1，则也能使BM和PLUG1的接触面积恒定。
图7表示对图6进行CMP(化学机械研磨)。此时，完全除去SIN，而使上部电极UM露出。
图8是对图7的状态淀积金属布线层M2以及保护膜CAP2。
图9表示用已知的光刻法和干蚀刻法对其进行加工，用硅淀积氧化膜覆盖整体。之后，利用已知的方法进行所希望的布线层形成，但在本图中省略。
此外，在CHL产生的焦耳热经由UPM以及BM消散，但因为在UPM连接着金属布线层M2，所以消散到UPM侧的冷却效果明显。因此，通过使UPM的膜厚小于PLUG1的高度和BM的膜厚的总和，来提高利用了M2的热消散效果。
用图10至图12来说明其它实施方式。这是以下部电极、电阻变化材料、上部电极这3层为1个柱状结构的实施例，目的在于，与图9的实施方式相比，电流的流动变得均匀。
图10表示在已知的MOS晶体管上依次淀积下部电极层BM1、BM2、电阻变化材料CHL、上部电极UM、绝缘层SIN。
用和图5同样的方法对其进行加工，存留BM1不进行加工(图11)。
下面，按照与图6至图8对应的制造顺序，做成图12的结构。和图9的差异在于，CHL与和CHL相同的柱状BM2相接触。即，在流经BM2、CHL、UM这3层的电流路径没有电流集中的部分，这是本发明的目的之一。有助于在电阻变化材料内发生均匀的热。此外，作为与电阻变化材料CHL侧壁接触地设置的热传导率高的材料，和图9的结构同样，能举出氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜、氮化钛膜等。
另外，在图9中，与CHL下部相接触的BM比CHL面积大，而在图12中，与CHL下部相接触的BM2和CHL面积相同。在图9的情况下，取这样的路径：贯穿CHL和BM的电流不从CHL下端部垂直地流到BM，一部分在BM外端部侧倾斜地漏出来。一部分电流路径不均匀。如图12所示，通过在BM1上设置与CHL面积相同的BM2，使得在CHL端部，电流也能沿着均匀的路径流动。
图13是另一实施例。是在图12的SWHS外侧进一步设置了热传导良好的侧壁SWHSM后对BM1进行了加工的形状。SWHSM最好是金属材料，为了在CPM后不与M1接触，必须形成为比SWHS低的高度。由SWHSM能够期待比图9的结构更快速的散热。
图14至图15所示的结构是与CHL侧壁接触的热传递良好的材料不是间隔物形状的情况的实施方式。图14是与图6对应的工序，但在这一点上不同：清洗除去在图6存在的SWHS1，取而代之，在整个表面淀积热传导率高的层FLMHS。之后，依次进行与图7至图9对应的工序，形成图15的结构。由于FLMHS只进行淀积，所以膜厚能比在图3至图9说明的SWHS1厚。因此，能期待比SWHS1的散热效果好。FLMHS的材料能举出用溅射法或者等离子淀积法形成的氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜、氮化钛膜等。
图16是存留着CHL侧壁的SWHS2而淀积FLMHS的结构。SWHS2的材质可以和FLMHS相同，能举出氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜、氮化钛膜等。热效果和图15相同，但因为不需要除去SWHS的工序，所以有能够尽量减少工序数的优点。
工业上的可利用性
如上所述，能够实现非易性失随机存取存储器件、高可靠度非易失性存储器件。另外，如果安装它们而作为半导体逻辑运算器件的非易失性存储器件，则适用于可进行存储程序的自由改写、且可靠度高的微型计算机以及IC卡等。

Claims (16)

1.一种非易失性存储器件，其特征在于：
具有
第一导电层，形成在衬底上；
层间绝缘膜，形成在上述第一导电层上；
第二导电层，形成在上述层间绝缘膜上；以及
层叠膜，层叠与上述第一导电层接触设置的第三导电层、形成在该第三导电层上并根据加热条件来使结晶或者非结晶的任一个状态转变而使其电阻值变化的电阻变化层、形成在该电阻变化层上并和上述第二导电层相连接的第四导电层，该层叠膜在上述第一导电层上被上述层间绝缘膜包围而形成为柱状，
其中，上述电阻变化层和上述第三导电层的接触面积与上述电阻变化层和上述第四导电层的接触面积相同，
连续地形成有薄膜层，以接触在上述电阻变化层的侧壁上、上述第三导电层的侧壁上、上述第四导电层的侧壁上、上述电阻变化层和上述第三导电层的连接部分上以及上述电阻变化层和上述第四导电层的连接部分上，该薄膜层由与上述层间绝缘膜相比热传导率高的绝缘材料构成，该薄膜层的一端与至少上述第一导电层或者上述第二导电层的任一个相接触。
2.一种非易失性存储器件，其特征在于：
具有
第一导电层，形成在衬底上；
层叠膜，形成在上述第一导电层上，包括根据加热条件来使结晶或者非结晶的任一个状态转变而使其电阻值变化的电阻变化层、和形成在上述电阻变化层上的第二导电层；
绝缘膜，所述绝缘膜连续地形成，以接触在上述电阻变化层的侧壁上、上述第二导电层的侧壁上、上述电阻变化层和上述第一导电层的连接部分上以及上述电阻变化层和上述第二导电层的连接部分上，其一端与上述第一导电层的表面相接触地设置；以及
层间绝缘膜，包围上述第一导电层和上述绝缘膜地形成，
其中，上述电阻变化层的底部的接触面积与上述电阻变化层和上述第二导电层的接触面积相同，
上述绝缘膜由与上述层间绝缘膜相比热传导率高的材料构成。
3.根据权利要求2所述的非易失性存储器件，其特征在于：
具有晶体管，该晶体管具有形成在上述衬底上的扩散层，
上述第一导电层和上述扩散层通过插塞层而电连接。
4.根据权利要求3所述的非易失性存储器件，其特征在于：
上述第一导电层与上述插塞层的上表面相接触。
5.根据权利要求2所述的非易失性存储器件，其特征在于：
上述绝缘膜由氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜或者氮化钛膜的任一种构成。
6.根据权利要求2所述的非易失性存储器件，其特征在于：
上述层叠膜还具有第三导电层，该第三导电层与上述电阻变化层的和上述第二导电层的接触端面相对的另一端面相接触，并形成在上述第一导电层上。
7.根据权利要求6所述的非易失性存储器件，其特征在于：
还具有另一绝缘膜，该另一绝缘膜包围上述绝缘膜和上述第一导电层地形成，
上述另一绝缘膜，由与上述层间绝缘膜相比热传导率高的材料构成。
8.根据权利要求7所述的非易失性存储器件，其特征在于：
上述绝缘膜和上述另一绝缘膜是氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜或者氮化钛膜的任一种。
9.根据权利要求6所述的非易失性存储器件，其特征在于：
相对于上述第二导电层自对准地对层叠膜进行干蚀刻加工，该层叠膜由上述第二导电层、上述电阻变化层和上述第三导电层构成。
10.根据权利要求6所述的非易失性存储器件，其特征在于：
上述第三导电层由多个不同的金属材料层叠而成。
11.一种非易失性存储器件，其特征在于：
具有
第一导电层，形成在衬底上；
层叠膜，形成在上述第一导电层上，由根据加热条件来使结晶或者非结晶的任一个状态转变而使其电阻值变化的电阻变化层、形成在上述电阻变化层的一端面上的第二导电层、以及形成在与上述一端面对置的另一端面上的第三导电层构成；
绝缘膜，包围上述电阻变化层、上述第二导电层和上述第三导电层的各侧壁地形成，其一端与上述第一导电层的表面相接触地设置；
导电膜，覆盖上述绝缘膜的侧壁的一部分地形成，其一端与上述第一导电层的表面相接触地设置；以及
层间绝缘膜，包围上述第一导电层、上述导电膜和上述绝缘膜地形成，
其中，上述绝缘膜，由与上述层间绝缘膜相比热传导率高的材料构成，
上述导电膜的剖面形状由一端细而另一端较粗的侧壁间隔物构成。
12.根据权利要求11所述的非易失性存储器件，其特征在于：
具有晶体管，该晶体管具有形成在上述衬底上的扩散层，
上述第一导电层和上述扩散层通过插塞层而电连接。
13.根据权利要求12所述的非易失性存储器件，其特征在于：
上述第一导电层与上述插塞层的上表面相接触。
14.根据权利要求11所述的非易失性存储器件，其特征在于：
上述绝缘膜是氮化硅膜、碳化硅膜、氧化铝膜、氮化铝膜、氧化钛膜或者氮化钛膜的任一种。
15.根据权利要求11所述的非易失性存储器件，其特征在于：
相对于上述第二导电层自对准地对层叠膜进行干蚀刻加工，该层叠膜由上述第二导电层、上述电阻变化层和上述第三导电层构成。
16.根据权利要求11所述的非易失性存储器件，其特征在于：
上述第三导电层由多个不同的金属材料层叠而成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100657966B1 (ko) * 2005-08-11 2006-12-14 삼성전자주식회사 리셋 전류 안정화를 위한 메모리 소자의 제조 방법
US7601995B2 (en) * 2005-10-27 2009-10-13 Infineon Technologies Ag Integrated circuit having resistive memory cells
EP2070088A4 (en) * 2006-08-08 2009-07-29 Nantero Inc NON-VOLATILE RESISTIVE MEMORY, CIRCUIT BREAKERS AND OPERATING CIRCUITS WITH SCALABLE NANOTUBE SWITCHES WITH TWO TERMINALS
JP4437299B2 (ja) 2006-08-25 2010-03-24 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP4267013B2 (ja) 2006-09-12 2009-05-27 エルピーダメモリ株式会社 半導体装置の製造方法
US8232175B2 (en) * 2006-09-14 2012-07-31 Spansion Llc Damascene metal-insulator-metal (MIM) device with improved scaleability
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7838860B2 (en) * 2007-06-21 2010-11-23 Qimonda Ag Integrated circuit including vertical diode
US8189372B2 (en) * 2008-02-05 2012-05-29 International Business Machines Corporation Integrated circuit including electrode having recessed portion
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
JP4795485B2 (ja) * 2008-12-05 2011-10-19 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
CN101826546B (zh) * 2010-04-06 2011-10-05 中国科学院上海微系统与信息技术研究所 纳米级侧壁限制电阻转换存储器单元及制造方法
US9082954B2 (en) 2010-09-24 2015-07-14 Macronix International Co., Ltd. PCRAM with current flowing laterally relative to axis defined by electrodes
US8497182B2 (en) 2011-04-19 2013-07-30 Macronix International Co., Ltd. Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US8981330B2 (en) 2012-07-16 2015-03-17 Macronix International Co., Ltd. Thermally-confined spacer PCM cells
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
TWI549229B (zh) 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
KR102375588B1 (ko) 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2020024965A (ja) 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置
JP2021150390A (ja) 2020-03-17 2021-09-27 キオクシア株式会社 記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731535B1 (en) * 2002-12-10 2004-05-04 Renesas Technology Corp. Nonvolatile semiconductor memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809044A (en) * 1986-08-22 1989-02-28 Energy Conversion Devices, Inc. Thin film overvoltage protection devices
JPH0445584A (ja) * 1990-06-13 1992-02-14 Casio Comput Co Ltd 相転移型メモリ素子およびその製造方法
JP2879749B2 (ja) 1990-06-13 1999-04-05 カシオ計算機株式会社 相転移型メモリ素子およびその製造方法
US5177567A (en) 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5789277A (en) * 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US6337266B1 (en) * 1996-07-22 2002-01-08 Micron Technology, Inc. Small electrode for chalcogenide memories
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
JP3388221B2 (ja) * 2000-03-31 2003-03-17 株式会社東芝 記録媒体およびこれを用いた記録再生装置
US6440837B1 (en) * 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
DE10128482A1 (de) * 2001-06-12 2003-01-02 Infineon Technologies Ag Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung
JP3749847B2 (ja) * 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
US6545903B1 (en) * 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US7116593B2 (en) * 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
US6858482B2 (en) * 2002-04-10 2005-02-22 Micron Technology, Inc. Method of manufacture of programmable switching circuits and memory cells employing a glass layer
KR100979710B1 (ko) * 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
DE102005025209B4 (de) * 2004-05-27 2011-01-13 Samsung Electronics Co., Ltd., Suwon Halbleiterspeicherbauelement, elektronisches System und Verfahren zur Herstellung eines Halbleiterspeicherbauelements

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731535B1 (en) * 2002-12-10 2004-05-04 Renesas Technology Corp. Nonvolatile semiconductor memory device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开平4-45584A 1992.02.14
JP特开平4-45585A 1992.02.14
JP特表2001-502848A 2001.02.27

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