CN1976062A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构形成方法，其中在MOS沟道和硅化源极/漏极区之间提供了一种与延伸区离子注入工艺以及重叠电容无关的低电阻连接。本发明的方法广泛地包括选择性地去除MOS结构的外间隔物，且然后在先前由外间隔物保护的半导体衬底的暴露的部分上选择性地镀覆金属或金属间材料。本发明还提供了一种利用所述方法形成的半导体结构。半导体结构包括在硅化源极/漏极区和沟道区之间的低电阻连接，其包括选择性镀覆的金属或金属间材料。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法。更具体而言，本发明涉及一种半导体结构，其在金属氧化物半导体场效应晶体管(MOSFET)的沟道和硅化源极/漏极区之间具有与延伸区注入和器件重叠(即Miller)电容无关的低电阻延伸区连接(在小于50欧姆/平方，优选从约2到30欧姆/平方的量级；现有技术的值通常从约50到约500欧姆/平方)。本发明还提供了一种制造这样的半导体结构的方法，其中位于硅化源极/漏极区和沟道之间的源极/漏极延伸区的部分被选择性地用金属或金属间材料镀覆。
背景技术
场效应晶体管(FET)是今天的集成电路的基本结构单元。这样的晶体管可以形成于常规的体衬底(比如硅)中或绝缘体上半导体(SOI)衬底中。
目前工艺水平的金属氧化物半导体(MOS)晶体管通过在栅介质和衬底上沉积栅叠层材料来制造。一般而言，MOS晶体管制造工艺实现了光刻和蚀刻工艺来界定导电的例如多晶硅、Si的栅结构。栅结构和衬底被热氧化，之后通过注入形成源极/漏极延伸区。有时使用间隔物来进行注入以在栅极和注入的结之间产生特定的距离。在一些例子中，比如在nFET器件的制造中，在没有间隔物的情况下注入nFET器件的源极/漏极延伸区。对于pFET器件，通常在存在间隔物的情况下注入源极/漏极延伸区。通常在已经注入源极/漏极延伸区之后形成较厚的间隔物。然后在存在厚的间隔物的情况下进行深的源极/漏极注入。进行高温退火来激活结，之后在源极/漏极和栅极的顶部被一般地硅化。硅化物的形成通常需要难熔金属沉积在含硅衬底上，之后进行高温热退火工艺来产生硅化物材料。硅化工艺形成了对于深源极/漏极区和栅导体的低电阻率接触。
为了能够制造比目前可行更高的集成密度的集成电路(IC)，比如存储器、逻辑和其他器件，必须找到进一步缩小场效应晶体管(FET)比如金属氧化物半导体的尺寸的方法。晶体管尺寸按比例缩小允许改善的性能和致密度，但是这样的按比例缩小具有一些器件退化效应。通过减小晶体管线宽、减小栅氧化物厚度和减小源极/漏极延伸区电阻，获得了高性能MOS器件的换代改善。更小的晶体管线宽引起了源极和漏极之间更小的距离。这引起了互补金属氧化物半导体(CMOS)电路的更快的开关速度。然而，随着晶体管线宽变小，可进行硅化的总面积也减小了。这意味着随着晶体管线宽缩小，增加了线电阻(即串联电阻)。增加的线电阻导致器件性能的退化。
源极/漏极延伸区电阻是另一个重要的性能因素。通过减小源极/漏极延伸区电阻而可以增加驱动电流。增加源极/漏极延伸区剂量导致了更低的电阻，但是具有增加结深度的不期望的副效应。
如此，存在一种对于在沟道和硅化源极/漏极区之间具有与延伸区注入和器件重叠(即Miller)电容无关的低电阻延伸区连接的半导体结构。Miller电容也被称为栅-漏极或栅-源极电容，其将电容增加了与晶体管的电压增益相关的一定因子。
发明内容
本发明提供了一种方法，其中在器件沟道和硅化源极/漏极区之间提供了一种与延伸区离子注入工艺以及重叠电容无关的低电阻连接。本发明的方法广泛地包括选择性地去除MOS结构的外间隔物，然后在先前由外间隔物保护的半导体衬底的暴露的部分上选择性地镀覆金属或金属间材料。暴露的部分位于硅化源极/漏极区和沟道区之间(或栅导体的边缘)。
概况地，本发明的方法包括：
提供一种MOS结构，其包括位于半导体衬底的表面上的至少一个栅区，所述至少一个栅区包括在所述半导体衬底中由沟道区分开的源极/漏极区和源极/漏极延伸区；位于所述沟道区上方的栅介质和栅导体；位于至少所述栅导体的侧壁上的偏移间隔物和与所述偏压间隔物相邻的外间隔物和位于源极区/漏极区顶部与所述外间隔物相邻的硅化物接触；
去除所述外间隔物来暴露包括源极/漏极延伸区的半导体衬底的表面部分；和
在包括所述源极/漏极延伸区的所述半导体衬底的所述暴露的表面部分上选择性地镀覆金属或金属间材料。
除了所述方法以外，本发明还涉及一种利用上述方法形成的半导体结构。概况地，该半导体结构包括在硅化源极/漏极区和沟道区之间的低电阻连接，其包括选择性镀覆的金属或金属间材料。“低电阻”意味着具有小于50欧姆/平方，更为典型地在约2到约30欧姆/平方量级的电阻率的连接。在现有技术中，电阻通常为约50到约500欧姆/平方，由此本发明代表了在现有技术结构上的改进。
概况地，半导体结构包括：
半导体衬底，包括源极/漏极延伸区和位于所述源极/漏极延伸区之间的沟道区；
位于沟道区上并设置于所述半导体衬底的表面上的栅介质和栅导体，所述栅介质和所述栅导体具有由偏移间隔物覆盖的垂直边缘；和
硅化源极/漏极接触，其中所述硅化源极/漏极接触与所述沟道区通过位于所述半导体衬底包括所述源极/漏极延伸区的表面上的金属或金属间材料分开。
这里使用术语“硅化源极/漏极接触”来指示源极/漏极区由常规的硅化工艺硅化的部分。
附图说明
图1是描绘用于本发明的初始MOS结构的剖面图；
图2是描绘在从所述结构去除外间隔物之后的图1的MOS结构的剖面图；
图3是描绘在进行选择性镀覆工艺之后的图2的MOS结构的剖面图，在所述选择性镀覆工艺中至少在源极/漏极延伸区的暴露的部分形成金属或金属间材料；和
图4是描绘在于所述结构上形成可选的应力诱发衬垫之后的图3的MOS结构的剖面图。
具体实施方式
现将通过参考以下的讨论和本申请的附图而更加详细地描述本发明，本发明提供了一种制造半导体结构的方法和由所述方法形成的所得结构，所述半导体结构具有减小的延伸区电阻。
图1示出了在本发明中使用的初始MOS结构10。如图所示，初始MOS结构10包括具有至少一个栅区14的半导体衬底12。该至少一个栅区14包括源极/漏极区16、源极/漏极延伸区18、沟道区20、栅介质22和栅导体24。如图所示，源极/漏极延伸区18通过沟道区20彼此分开。而且，如图所示，栅介质22和栅导体24位于半导体衬底12的表面上的沟道区20的顶部。栅区14还包括一对间隔物，包括内(即偏移)间隔物26和外间隔物28。内间隔物26位于至少栅导体24的侧壁上。该至少一个栅区14还包括位于源极/漏极区16的顶上的硅化物区30和栅导体24的顶上的可选的硅化物区32。初始结构10还包括位于半导体衬底12中的沟槽隔离区34。
注意到为了例举，提供了所述至少一个栅区14，且由此本发明不限于仅一个栅区。相反，当衬底包括多个栅区时本发明也起作用。该多个栅区可以具有相同或不同的导电性，即nFET、pFET或nFET和pFET的组合。
利用常规的CMOS处理技术和本领域中公知的材料来形成初始结构10。例如，初始结构10的半导体衬底12包括任何的半导体材料，其包括但不限于：Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其他的III/V族化合物半导体。半导体衬底12还可以包括有机半导体或比如Si/SiGe的层叠半导体、或绝缘体上半导体(SOI)。在本发明的某些实施例中，优选的是半导体衬底12由含Si半导体材料即包括硅的半导体材料组成。半导体衬底12可以掺杂的、未掺杂的或在其中包含掺杂和未掺杂的区域。
当如图1所示使用SOI衬底时，SOI衬底包括顶半导体层12A、绝缘层12B和底半导体层(在图中未显示)。绝缘层12B包括晶体或非晶氧化物或氮化物，并将顶半导体层与底半导体层分开。当使用SOI衬底时，在某些实施例中，沟槽隔离区34可以向下延伸到掩埋绝缘层的表面，该掩埋绝缘层将顶半导体层和底半导体层分开。在其他实施例中，沟槽隔离区34不延伸到掩埋绝缘层的表面。
半导体衬底12还可以包括第一掺杂(n或p)区和第二掺杂(n或p)区。为了清楚起见，在本申请的附图中没有具体标记掺杂区。第一掺杂区和第二掺杂区可以相同，或它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区被称为“阱”。
还注意到半导体衬底12可以是有应变的、无应变的或在其中包含有应变区和无应变区。半导体衬底12还可以具有单一晶体取向，或者可替换地，衬底12可以为具有不同晶体取向的表面的混合半导体衬底。
在阱形成之前通过例如对于本领域的技术人员公知的常规工艺，在半导体衬底12中形成了沟槽隔离区34。沟槽隔离区34通常例如通过在本领域中公知的沟槽隔离技术形成，所述沟槽隔离技术例如包括：通过光刻在衬底的表面上形成构图的掩模；通过构图的掩模中的开口在衬底中蚀刻沟槽；用比如SiO2或TEOS的沟槽介质填充沟槽且平面化该结构。在沟槽介质填充之前可以在沟槽内形成可选的沟槽衬垫，且在平面化工艺之后可以进行可选的致密化步骤。
在形成栅介质22之前，净化衬底12的表面来去除任何残留的层(例如自生氧化物)、外部颗粒和任何残留的金属表面污染，且临时保护被净化的衬底表面。首先在氢氟酸的溶液中去除任何残留的氧化硅。颗粒和残留的金属污染的优选的去除是基于被称为RCA净化的工业标准栅介质预净化。RCA净化包括在氢氧化氨(NH4OH)和二氧化氢(H2O2)的溶液中且随后由氢氯酸和氧化剂(H2O2、O3)的水系混合物处理衬底12。因此，净化的衬底表面用非常薄的化学氧化物层(未显示)密封。虽然保护化学氧化物通常被形成得薄于约10_以不影响栅介质22的性能，但是其厚度可以变化以有益地改变栅介质22的性能。
栅介质22的覆层(blanket layer)形成在包括半导体衬底12的结构10的整个表面上，以及隔离区34的顶部，如果隔离区34存在且如果其是沉积的介质的话。栅介质22可以通过热生长工艺比如氧化来形成。或者，栅介质22可以通过沉积工艺来形成，比如化学气相沉积(CVD)、等离子体辅助CVD、原子层或脉冲沉积(ALD或ALPD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺。还可以利用以上工艺的任何组合来形成栅介质22。
栅介质22包括介电常数为约4.0以上优选为7.0以上的绝缘材料。这里所述的介电常数是相对于真空的，除非另外声明。注意SiO2通常具有约4.0的介电常数。具体而言，在本发明中使用的栅介质22包括但不限于：氧化物、氮化物、氧氮化物和/或包括金属硅酸盐的硅酸盐、铝酸盐、钛酸盐和氮化物等。在一个实施例中，优选的是栅介质22包括氧化物，比如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3和其混合物。
栅介质22的物理厚度可以变化，但通常栅介质22具有从约0.5到约10nm的厚度，从约0.5到约2nm的厚度为更典型。
在形成栅介质22之后，利用公知的沉积工艺，比如物理气相沉积、CVD或蒸镀，在栅介质22上形成成为图1所示的栅导体24的多晶硅或其他栅导体材料或其组合的覆层。栅导体材料的覆层可以是掺杂的或未掺杂的。如果被掺杂，则在形成其的工艺中可以使用原位掺杂沉积工艺。或者，通过沉积、离子注入和退火，可以形成掺杂的栅导体层。栅导体层的掺杂将改变形成的栅的功函数。掺杂剂离子的示例包括As、P、B、Sb、Bi、In、Al、Ga、Tl或其混合物。离子注入的典型的剂量为1E14(＝1×1014)到1E16(＝1×1016)原子/cm2或更典型的1E15到5E15原子/cm2。在本发明的此时沉积的栅导体24的厚度(即高度)可以根据所使用的沉积工艺而变化。通常，栅导体24具有从约20到约180nm的厚度，从约40到约150nm的厚度为更典型。
栅导体24可以包括通常被用作CMOS结构的栅极的任何导电材料。可以被用作栅导体24的这样的导电材料的示例包括但不限于：多晶硅、导电金属或导电金属合金、导电硅化物、导电氮化物、多晶SiGe和其组合，还包括其多层。在某些实施例中，可以在栅导体的多层之间形成阻挡层。
在本发明的此时可以在栅导体的顶上形成可选的介质盖(未显示)。通常在随后待形成的源极/漏极区被硅化之前或紧接着之后去除该可选的介质盖。
然后通过光刻和蚀刻来构图毯状的栅导体24和栅介质22，从而提供至少一个构图的栅叠层。当存在多个构图的栅叠层，构图的栅叠层可以具有相同的尺寸即长度，或它们可以具有可变的尺寸以改善器件性能。本发明的此时的每个构图的栅叠层至少包括栅导体24和栅介质22。光刻步骤包括将光致抗蚀剂施加到栅导体24的上表面，将光致抗蚀剂曝光于期望的辐射图案，且利用常规的抗蚀剂显影剂显影曝光的光致抗蚀剂。然后利用一个或多个干法蚀刻步骤将光致抗蚀剂中的图案转移到栅导体24和栅介质22的覆层。在一些实施例中，在将图案转移到栅导体24的覆层中之后可以去除构图的光致抗蚀剂。
在形成构图的栅叠层中，可以用于本发明的适当的干法蚀刻工艺包括但不限于：反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光剥离。还可以使用湿法或干法蚀刻工艺来去除没有被构图的栅导体24保护的栅介质22的部分。
接下来，在每个构图的栅叠层的暴露的侧壁上形成偏移间隔物26。偏移间隔物26包括绝缘体，比如氧化物、氮化物、氧氮化物、或含碳的氧化硅、氮化物、氧氮化物和/或任何其组合。优选地，偏移间隔物26包括氧化物或氧氮化物。通过沉积和蚀刻或热技术，可以形成偏移间隔物26。在衬底12的表面测量的偏移间隔物的宽度比随后形成的外间隔物的宽度窄。通常，偏移间隔物26具有从约2到约100nm的宽度，而从约5到约15nm的宽度更为典型。
在提供偏移间隔物26之后，利用常规的延伸区离子注入工艺，形成了源极/漏极延伸区18。在延伸区离子注入之后可以进行可选的退火工艺。在某些实施例中，利用常规的晕离子注入工艺在本发明的工艺的此时可以形成晕注入(未显示)。
接下来，通过沉积和蚀刻，形成至少一外间隔物28，其包括与偏移间隔物26不同的绝缘材料，优选为氮化物。该至少一外间隔物28必须足够宽，从而源极和漏极硅化物接触(随后形成)不侵入栅叠层的边缘下面。通常，当该至少一外间隔物28具有从底部测量的从约15到约200nm的宽度时，源极/漏极硅化物接触不侵入栅叠层的边缘下面。
在外间隔物28形成之后，源极/漏极扩散区16在衬底12中形成。利用离子注入和退火步骤形成源极/漏极扩散区16。退火步骤用于激活通过先前的注入步骤注入的掺杂剂(或如果先前没有进行退火以激活延伸注入区内的掺杂剂，则通过多个步骤)。在本发明的此时，可以进行缓冲注入来提供具有渐变结的源极/漏极区，从而优化器件的串联电阻。
在本发明的某些实施例中，且当衬底12不包括硅时，可以在衬底12暴露的部分顶上形成含Si层的源极，以提供形成硅化物接触。可用的含Si材料的示例例如包括：Si、单晶Si、多晶Si、SiGe和非晶Si。本发明的该实施例没有在附图中示出。
接下来，利用本领域中公知的标准硅化(自对准)工艺硅化源极/漏极扩散区14和可选的栅导体24。这包括：形成能够与整个结构顶部上的Si反应的金属；在金属顶部上形成阻挡层；加热结构以形成硅化物；去除未反应的金属和阻挡层；以及如果需要进行第二加热步骤。在其中第一加热步骤没有形成硅化物的最低电阻相的那些情形则需要第二加热步骤。在图1中，参考标号30指示硅化源极/漏极区。注意到如果栅导体24包括多晶硅或SiGe且没有介质盖，则在栅导体24的顶上形成金属硅化物32中可以使用本发明的该步骤。在本发明的附图中具体显示了后者的实施例。
接下来，且如图2所示，利用选择性地去除外间隔物28的各向同性蚀刻工艺从结构去除外间隔物28，而基本不去除偏移间隔物26。注意到该选择蚀刻工艺取决于外间隔物28和偏移间隔物26的组成。例如，当外间隔物28包括氮化物，偏移间隔物26包括氧化物或氮氧化物时，可以使用HF来去除氮化物外间隔物。或者，在示出的特定实施例中，可以使用干法蚀刻工艺来去除外氮化物间隔物28，比如含在He中包括F、O、C和N原子的反应离子蚀刻。如图2所示，外间隔物28的去除暴露了包括源极/漏极延伸区18的半导体衬底12的表面部分。图2中暴露的表面部分被标为35。
图3显示了在进行选择性镀覆工艺之后的图2的结构，该选择性镀覆工艺在至少源极/漏极延伸区18的暴露的表面部分35和可选地在硅化物接触30和32上形成金属或金属间材料36。利用本领域中公知的镀覆工艺进行选择性镀覆工艺。例如，这里均可以考虑电镀和无电镀。优选地，本发明中使用的镀覆技术包括无电镀。
在业界常用无电镀进行金属沉积。在无电镀沉积工艺中，在衬底的表面上发生氧化还原反应，氧化还原反应涉及一种或更多的可溶还原剂的氧化和一种或更多的金属离子的还原。对于包括Cu、Ni、Co、Au、Ag、Pd、Rh的许多金属，最新沉积的表面对于工艺继续而言是有足够催化作用的。然而，为了开始该工艺，首先对于衬底形成比如钯的催化材料的薄层的籽层以引发无电沉积。更一般而言，衬底用含钯离子溶液涂布。钯离子与衬底进行浸没交换反应，导致形成钯的薄层(一到几个单层厚)。例如，对于在半导体器件中在铜特征上镀覆CoWP，晶片用醋酸钯的稀释溶液涂布。钯离子与铜反应且被还原为钯金属，同时腐蚀出等库仑量的铜成为铜离子。用含有比如EDTA的络合剂的水完全清洗晶片以去除多余的钯以避免在随后的镀覆中的桥接。在Industrial Electrochemistry-D.Pletcher和F.C.Walsh(编辑)，第二版，Chapman and Hall，NY，1990，ISBN：0412304104和Electroless Plating：Fundamentals and Applications-G.O.Mallory，J.B.Hajdu(编辑)1990，ISBN：0815512775中详细记载了无电镀的背景信息。
由浸没取代形成籽层的钯仅在具有有效地与溶液中的钯离子进行交换反应的特征的衬底上起作用。原则上，通过首先界定用比如铜的适当的材料镀覆的区域，然后涂布适当的籽层随后镀覆，从而实现了选择性的镀覆，如美国专利No.4,877,644所示，其中总的区域用聚合镀覆抗蚀剂遮掩，随后在选择的区域选择性地去除抗蚀剂来暴露下面的金属且用无电镀完成。可替换的方法是通过形成钯的界定的特征或形成首先在其上进行无电镀的其他籽材料而形成选择性籽层。“Selective Plating of Copper for Circuitzation ofTeflon and Epoxy based Substrates”，T.H.Baum等，Proceedings ofElectrochemically Deposited Thin Films II，FI，USA，1994，p320-7提供了一种技术，该技术在存在钯(II)氯化物且在通过曝光于UV光而选择性地形成在其上镀覆金属连接的钯金属特征时引入草酸钾铁(III)。美国专利No.5,260,108描述了使用准分子激光辐射来形成选择性籽层。在“CircuitRepair Using Palladium Seeding and Selective Electroless Plating”，Vigliotti，DR等，IBM Technical Disclosure Bulletin，v37 n6B 06-94 p443-444中记载了一种电路修复技术，其使用激光加热局部的区域以加速形成钯籽层，导致了选择性的铜镀覆。
在“Development of Photoexcited Surface Modification TechnologyUtilizing Modulator Radiation”，Y.Tsutsui等，Sumitomo Electric Industries Tech.Rev.(Japan)No.45，Jan 1998，p169-74中提到了利用光激发来改变表面以实现选择性的镀覆的另一示例。
在无电镀中，通过引入纳米尺寸的催化颗粒到顶表面层上，可以实现非导电或半导体表面的激活。这些催化颗粒可以为Pd、Co、Ni之一，且它们可以通过物理或者化学沉积来施加。
这些颗粒的功能被用于当将衬底浸没在无电镀浴槽中时催化并引发电化学沉积反应。无电镀浴在衬底的催化区域上沉积导电层，镀层的厚度主要取决于暴露于镀覆浴槽的时间。在本发明中使用的适当的无电镀系统是基于次磷酸盐还原剂的使用。在该系统中，次磷酸盐离子和钴或镍离子的混合物在适当的pH和温度(通常在65℃到75℃之间)下采用柠檬酸盐稳定剂来制成。当上述的激活催化的衬底被浸没在该镀覆浴槽上时，在衬底上发生了以下反应：
然后在衬底上的催化Pd层的顶上选择性地沉积Co金属。通过该反应沉积的金属可以为CoP、或NiP或CoWP、或NiWP、CoB或NiB或CoWB，取决于镀覆浴液的组成。催化层可以为Pd、或Ni或Co金属。催化Pd层可以或者通过离子注入或者通过其他类型的物理沉积方法被引入到衬底的表面上，或其可以通过化学方法来施加。例如，可以将含悬浮的Pd微颗粒的胶态Pd催化溶液注入到沟槽腔体中，且其以非常好的粘结度将Pd颗粒沉积在沟槽壁的内部。为了使得催化工艺具有选择性，在以下所述的后面的步骤中，从不需要的区域选择性地去除催化层。
如上所述，选择性的镀覆工艺在前述的位置上形成了金属或金属间材料36。金属或金属间材料36包括了低电阻材料，比如W、Al、Cu、Au、Pt、Pd、Ni、Co、Re、Rh、Ag、TiN、Ti、TaN、WN或合金，包括含硅的合金。在本发明的一个实施例中，金属或金属间材料36包括CoWP。“低电阻”意味着材料36具有提供小于50欧姆/平方的电阻的延伸区连接的电阻率。金属或金属间材料36的厚度可以根据用于镀覆该材料的条件而变化。通常，金属或金属间材料36具有从约1到约20nm的厚度，从约2到约5nm的厚度更为典型。位于延伸区18的暴露的部分35上方的金属或金属间材料36在MOSFET沟道和位于源极/漏极区16上方的硅化接触30即硅化源极/漏极区之间形成了低电阻延伸连接。
图4显示了在图3所示的结构上方形成衬垫38之后的结构。衬垫38是可选的，且不在所有的情形都需要。衬垫38通过常规的沉积工艺形成，比如化学气相沉积、等离子体增强化学气相沉积、化学溶液沉积、蒸镀和其他类似的沉积工艺。衬垫38包括能够将应力引入结构的沟道区的材料。例如，衬垫38包括在拉伸或压缩应力下的氮化物。衬垫38当存在时通常具有从约10到约500nm的厚度，从约10到约50nm的厚度更为典型。
在本发明的此时，在形成对于硅化源极/漏极区的接触和可选的硅化栅导体时，可以使用常规的线后端(即互连)技术。
虽然具体提到了以上工艺，但是本发明还可以实现在取代栅极工艺中，通过首先由常规取代栅极工艺提供图1所示的结构，且然后遵循图2-4所提供的描述。
虽然已经参考其优选实施例具体显示和描述了本发明，但是本领域的技术人员可以理解可以进行前述和其他形式和细节的变化，而不脱离本发明的精神和范围。因此，本发明旨在不限于所述和所示的特定的形式和细节，而是落在权利要求的范围内。

Claims (20)

1、一种半导体结构，包括：
半导体衬底，包括源极/漏极延伸区和位于所述源极/漏极延伸区之间的沟道区；
位于所述沟道区上且设置于所述半导体衬底的表面上的栅介质和栅导体，所述栅介质和所述栅导体具有由偏移间隔物覆盖的垂直边缘；和
硅化源极/漏极接触，其中所述硅化源极/漏极接触与所述沟道区通过位于所述半导体衬底包括所述源极/漏极延伸区的表面上的金属或金属间材料分开。
2、根据权利要求1所述的半导体结构，其中所述半导体衬底是体半导体。
3、根据权利要求1所述的半导体结构，其中所述半导体是绝缘体上半导体。
4、根据权利要求1所述的半导体结构，其中所述金属或金属间材料在所述硅化源极/漏极接触上延伸且覆盖所述硅化源极/漏极接触。
5、根据权利要求1所述的半导体结构，其中所述金属或金属间材料包括W、Al、Cu、Au、Pt、Pd、Ni、Co、Re、Rh、Ag、TiN、Ti、TaN、WN或其合金。
6、根据权利要求1所述的半导体结构，其中所述金属或金属间材料包括CoWP。
7、根据权利要求1所述的半导体结构，其中所述金属或金属间材料提供了具有小于50欧姆/平方的电阻的延伸区连接。
8、根据权利要求1所述的半导体结构，其中所述栅导体还包括包含硅化物的上区域。
9、根据权利要求1所述的半导体结构，还包括衬垫，所述衬垫将应力引入所述沟道区中，所述衬垫位于包括所述硅化源极/漏极接触、所述金属或金属间材料、所述栅介质和所述栅导体的所述半导体衬底上。
10、一种半导体结构的制造方法，包括：
提供一种结构，所述结构包括位于半导体衬底的表面上的至少一个栅区，所述至少一个栅区包括在所述半导体衬底中由沟道区分开的源极/漏极区和源极/漏极延伸区；位于所述沟道区上方的栅介质和栅导体；位于至少所述栅导体的侧壁上的偏移间隔物和与所述偏压间隔物相邻的外间隔物和位于所述源极区/漏极区顶部与所述外间隔物相邻的硅化物接触；
去除所述外间隔物来暴露包括所述源极/漏极延伸区的半导体衬底的表面部分；和
在包括所述源极/漏极延伸区的所述半导体衬底的所述暴露的表面部分上选择性地镀覆金属或金属间材料。
11、根据权利要求10所述的方法，其中所述提供所述结构包括沉积、光刻和蚀刻或取代栅极工艺。
12、根据权利要求10所述的方法，其中所述去除所述外间隔物由选择性各向同性蚀刻工艺来进行。
13、根据权利要求12所述的方法，其中所述选择性各向同性蚀刻包括HF作为化学蚀刻剂。
14、根据权利要求12所述的方法，其中所述选择性各向同性蚀刻包括利用包含F、O、C和N的反应离子蚀刻。
15、根据权利要求10所述的方法，其中所述选择性镀覆是无电镀覆。
16、根据权利要求10所述的方法，其中所述选择性镀覆是电镀。
17、根据权利要求10所述的方法，其中所述金属或金属间材料在所述硅化物接触的暴露表面上延伸且覆盖所述硅化物接触的暴露表面。
18、根据权利要求10所述的方法，其中所述金属或金属间材料包括W、Al、Cu、Au、Pt、Pd、Ni、Co、Re、Rh、Ag、TiN、Ti、TaN、WN或其合金。
19、根据权利要求10所述的方法，其中所述金属或金属间材料包括CoWP。
20、根据权利要求10所述的方法，还包括形成衬垫，所述衬垫将应力引入所述沟道区中，所述衬垫位于包括所述硅化源极/漏极接触、所述金属或金属间材料、所述栅介质和所述栅导体的所述半导体衬底上。
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