CN1957480A - 以单一掩模组结合只读元件的非易失性晶体管存储器阵列 - Google Patents

以单一掩模组结合只读元件的非易失性晶体管存储器阵列 Download PDF

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Abstract

一种具有排列成排及列的相同布局或基底的存储器单元的存储器阵列。存储器单元有些是电可擦可编程只读存储器单元(EEPROM)(图1及图2)，而其余存储器单元是只读存储器单元(图3～6)，但它们都是用具有同样长度和宽度尺寸大小的一组掩模制成的。在用于EEPROM的掩模组中，一主掩模用于形成耗尽注入物(23，37)。在一种类型的只读存储单元的情况下(图3，4)，此掩模主要是被阻挡的，导致形成在源极(25)及漏极(55)之间有非导电的沟道的晶体管(51)，在另外的一种类型只读存储器单元(图5及图6)的情况下，同一掩模是不被阻挡，导致形成在源极及漏极之间具有高导电或几乎短路的沟道(65)的晶体管(61)。这两个只读存储器元件被指定为逻辑1及逻辑0，通过在同一块芯片上配置诸排只读存储器单元和诸排EEPROM，可以制成在多方面适用的存储器阵列芯片而不浪费掉芯片上的空间。

Description

以单一掩模组结合只读元件的非易失性晶体管存储器阵列
技术领域
本发明涉及一种具有非易失性和只读存储器件的半导体存储器阵列。
背景技术
许多复杂的微电路，特别是那些使用内部微控制器的微电路，需要非易失性存储存储器以在其内存储重要数据。通常，这些数据包括用于微控制器的工作指令，但也可包括其它重要数据，诸如，关键字码或配置数据。这些数据的发展往往是一漫长的任务，只有在一微电路开发后才能充分调试。一旦这些数据完全开发，人们往往希望这些数据是永久性的。关于这一点有若干理由。第一个理由是，如果数据可以变更，就有可能危害整个系统的安全性。另一个理由涉及制造成本的降低。如果程序处于预编程的只读存储器件中，就可自制造周期中排除每一个微电路编程所需要的时间。第三个理由涉及数据的可靠性。许多非易失性存储器阵列容易受到环境的影响，诸如温度或辐射的影响，其有可能干扰数据。本发明的一个目的是提供一种半导体存储器阵列，它大多数用的是非易失性存储器单元，但是在部分的存储器阵列中具有永久地写入的数据。
发明内容
在一非易失性晶体管存储器元件内，特别是在一电可擦可编程只读存储器(EEPROM)单元内，在一MOS或CMOS的生产过程中通常会使用一耗尽注入物以在不受多晶硅栅控制的区域中作导电之用。此耗尽注入物是通过在制造过程中以一或多个用来在所述单元内限定接纳该注入物的区域的掩模而形成的。本发明使用此略加变化的掩模来为一ROM单元提供编程数据。该耗尽注入物基本上可自所述单元移除(作为一在源电极及漏电极之间无沟道的MOS晶体管结构，从而表示一个0)或者可在所述单元下面一直延伸(作为一在源极及漏极之间的短路沟道，从而表示一个1)。有或没有该耗尽注入物对确定位状态是必要的。
此外，对于永久地写入的存储单元，其无需限定多晶硅浮栅的掩模以及限定薄隧道氧化物的功能部件。通过阻止该两层的形成，存储单元就失去了可以由标准的EEPROM编程技术加以改变的能力。
本发明可以在一选择的基础上，例如，在一排排地基础上使同一EEPROM掩模组可用作为同一基底的一ROM掩模。该些未变更的排将继续作用为一EEPROM。这种改变可在不需要重新设计任何已有的微电路掩模组以至EEPROM掩模组本身或者制造过程下进行。
换句话说，基本上以同一掩模组可形成所有的晶体管，不论是非易失性存储器元件还是只读存储器单元都可在一方面通过封锁或不使用或者在另一方面通过打开一些掩模部分下形成，从而导致同一基底可用于在一存储器阵列中的所有晶体管。使用同一基底导致在阵列布局方面有更大的几何形状规则性，而且可以在一存储器阵列中实现较多的功能性而该存储器阵列的尺寸大小则与未增加功能性的存储器阵列完全相同。
附图说明
图1是按照本发明的一非易失性存储器晶体管器件的顶视平面图。
图2是沿着图1器件的2-2线所作的侧截面视图。
图3是按照本发明的一第一只读存储器晶体管的顶平面视图。
图4是沿着图3器件的4-4线所作的侧截面视图。
图5是根据本发明的一第二只读存储器晶体管器件的顶平面视图。
图6是沿图5器件的6-6线所作的一侧截面视图。
具体实施方式
参照图1及图2，图中示出了一个EEPROM单元，其长度为L，宽度为W，基底面积为L×W。这样一个单元通常是在一有“n”排和“m”列的存储器阵列中的单个元件，其中“n”及“m”是整数。
一P型圆片具有多个存储单元，它们的布置是通过首先建立一有源区11，其在图1中用点刻法表示并并由一掩模限定。图中可见该有源区具有平行于线L的纵向或长度方向轴线，但贯穿该有源区的整个长度。该有源区经轻度掺杂并将包含两MOS晶体管的漏极和源极的注入物。
接着，一掩埋的n-扩散建立在区域13和15中，图中用向前倾斜的阴影线表示。这是在衬底29内的重掺杂的n+区域，其适于形成电极。区域13形成图2中的一EEPROM晶体管27的漏极23而n扩散区域15形成EEPROM晶体管27的源极25。在表面下漏极23及源极25之间是一由电场建立的沟道，所述电场是在源极、漏极及栅极之间建立的。
在衬底29上面为一第一导电多晶硅层31，称为“poly I”，图1及图2中用反向的阴影线表示。在poly I层下面有一层薄的氧化物层，有时候它称为“隧道氧化物”，它具有一窗口，形成一多晶硅“下降”部件33，它用于促进隧道传输作用。该隧道氧化物层在下降部件33下面是最薄的，而在该衬底上面，常常需要一定数量的掩模以在该薄氧化物层内限定该部件33。在该薄的隧道氧化物层的顶部且和隧道氧化物融合并的是栅氧化物，其使poly I层31与衬底29电绝缘地相隔开。该poly I层31可以具有可选择的氮化物隔离层35以保护该poly I层不受周缘电荷泄漏或污染的影响。
图2中的源区39可以是一离子注入区，其与共享漏极23的同样是一个离子注入区的左侧37一起，形成一读出晶体管41。一第二多晶硅层43(poly II)通过衬底29上的栅氧化物在衬底29上面相隔开，它可以用作为把离子注入衬底29中的对准工具以形成源极29及漏极37。在该EEPROM晶体管27中，该poly II层43在该poly I层31的顶部。
应该注意到，选择晶体管41的宽度W与EEPROM晶体管27的宽度像是相同的以使存储单元总的尺寸大体上像是一尺寸为L×W的长方形。事实上并不一定或通常都不是如此的。宽度是略有差别的。一触点45可使源极39与外部联通。与其它电极的联通可以由穿过这些电极的条状导电路径(图中未示出)来实现，或者可以用本领域公知的其它技术来实现。
在图3及图4中，所示的一只读存储器件51及选择晶体管53与图1及图2的EEPROM及选择晶体管具有相同的尺寸L×W。该有源区11以与图1及图2相同的掩模来限定。同样地，poly II层43与在图3的顶视图中具有相同的关系，只是右边的poly II层在图4中比较低，因为它不像图1的EEPROM那样有poly I层在它的下面。在该器件的右侧有一掩埋的n-扩散15以产生源极25但其没有通向漏极55的导电路径。该选择晶体管53会一直读出一开路，因为在源极25和漏极55之间的沟道永远为开路。因此图3的存储器件是一个具有特定存储状态诸如逻辑0的只读存储器。在图3及图4的器件制造中，掩埋的n扩散区域是非常有限的，这意味着形成n扩散的掩模被封锁或屏蔽以保护大多部分的衬底使其免于n扩散，这与图1和图2是不同的。此外，不会使用该形成隧道氧化物区域及poly I区域的掩模。而用于形成poly II区域的掩模则保持不变。
在图5及图6中，所示的一只读存储器件61及一选择晶体管53与图1及图2的EEPROM及选择晶体管以及图3及图4的只读存储器件及选择晶体管具有相同的复合尺寸L×W。该有源区11如图1～图4中那样以同一掩模限定。同样地，poly II层43与图4中的相同。图5及图3之间的主要差别是掩埋的n扩散65在整个poly II层43之下纵向延伸过存储器单元61，基本上在poly II层之下形成一表面下导电层并使源电极65与掺杂较轻的漏电极55相结合。图6中的选择晶体管53有一源极69，一由poly II层材料构成的栅极43及一共享漏极55。选择晶体管53可读出一永久短路的只读存储器晶体管61，其沟道区域始终使漏极55与源极65短路。
在制造图5及图6的器件时，不会封锁用于制造该掩埋n层的掩模。使源极65的掩埋的n扩散区域较为大且整体延伸在该为poly II层的一部分的栅极43之下。选择晶体管53会一直读出一闭路，即电阻较低，因为源极及漏极之间的沟道尺寸缩减了。图5的只读存储器件被赋予一与图3的器件的相反的存储状态，即一逻辑1。制造图5的器件所用的掩模与制造图3的器件的掩模相同，除了用于掩埋的n扩散的掩模如上述般作了修改。
在操作时，必须把该些ROM存储器排与EEPROM存储器分隔开成一组。对于该些排，该poly II控制栅43被限制于低位以使“零”个存储单元关断。虽然阵列中的大多数晶体管将会是ROM存储器晶体管，但可以提供几排EEPROM存储元件，即该几排构成第二组。在每一排的ROM存储单元中，1和0的编程可以混合。由于所有器件的基底相同，不同的存储器芯片可以具有不同的只读存储器元件结构，但芯片布局将会相同。

Claims (14)

1.一种既具有只读存储器晶体管又具有可重写式MOS和CMOS存储器晶体管的晶体管存储器阵列的制造方法，所述存储器晶体管阵列皆具有表面下电极和沟道，所述方法包括以下步骤：
提供一单个掩模组以形成一由多排及多列的存储器晶体管晶格点构成的存储器阵列，所述掩模组至少包括用于形成一表面下有源区的掩模；在所述有源区内的相隔开的重掺杂的第一及第二耗尽注入表面下区域；一在所述第一及第二耗尽注入表面下区域之间限定的沟道；一薄的氧化物层；一第一多晶硅层以及一与所述第一多晶硅层间相隔开并在所述第一多晶硅层之上的第二多晶硅层；
对于一第一组存储器晶体管晶格点，将用于形成所述第二耗尽注入物表面下区域的掩模部分这样封锁以使所述沟道延伸以妨碍晶体管导电率，所述掩模组进一步通过阻止所述薄氧化物层和所述第一多晶硅层的形成来修改，从而形成在所述第一组存储器晶体管晶格点处于开路的只读存储器晶体管单元；
对于一第二组存储器晶体管晶格点，将所述第一及第二耗尽注入物表面下区域这样増大以使所述沟道短路以在所述第二组存储器晶体管晶格点建立永久性的晶体导电率，所述掩模组进一步通过阻止所述薄氧化物层和所述第一多晶硅层的形成来修改，以及；
对于一第三组存储器晶体管晶格点，利用所述掩模组形成EEPROM存储器晶体管单元。
2.如权利要求1所述的方法，其特征在于进一步将所述第一和第二组存储器晶体管晶格点组合成一第一组的排以及把所述EEPROM存储器晶体管组合成一第二组的排。
3.如权利要求1所述的方法，其特征在于进一步利用所述掩模组建立一有源区以及形成一与存储器晶体管邻接的选择晶体管。
4.如权利要求3所述的方法，其特征在于，将所述有源区构成为一具有相对边缘的纵向区域，所述有源区具有至少用于所述存储器晶体管的掩埋的表面下n区域。
5.一种晶体管存储器阵列，其包括：
多个第一非易失性存储器晶体管和多个第二只读存储器晶体管，所述第一非易失性存储器晶体管与在一单存储器阵列内的所述第二只读存储器晶体管具有同一基底。
6.如权利要求5所述的存储器阵列，其特征在于，将所述多个第二只读存储器晶体管成排地组合成组。
7.如权利要求6所述的存储器阵列，其特征在于，由所述多个第二只读存储器晶体管组成的所述组中具有一在至少一排中的处于一第一逻辑状态的第一晶体管子组。
8.如权利要求7所述的存储器阵列，其特征在于，由所述多个第二只读存储器晶体管组成的所述组中具有一在至少一排中的处于一第二逻辑状态的第二晶体管子组。
9.如权利要求5所述的存储器阵列，其特征在于，所述第二只读存储器晶体管包括一些在衬底处有开路沟道的晶体管以及一些在衬底处有短路沟道的晶体管。
10.如权利要求9所述的存储器阵列，其特征在于，所述第二只读存储器晶体管的所述沟道通过一在所述衬底中的掩埋的耗尽注入物来限定，所述注入物的广度或范围限定所述开路沟道和所述短路沟道。
11.如权利要求5所述的晶体管阵列，其特征在于，所述第一非易失性存储器晶体管为电可擦可编程只读存储器晶体管。
12.如权利要求5所述的存储器阵列，其特征在于，所述第一非易失性存储器晶体管具有两个多晶硅层，而所述第二只读存储器晶体管具有一个多晶硅层。
13.如权利要求5所述的存储器阵列，其特征在于，所述基底还包括一选择晶体管。
14.如权利求13所述的存储器阵列，其特征在于，所述基底具有一纵向范围，而所述选择晶体管和所述存储器晶体管具有一共享电极。
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