CN1957476B - 平面双栅极半导体器件 - Google Patents

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Abstract

提供了一种制造双栅极半导体器件的方法，其中在硅本体(16)的第一表面(14)的一部分上形成第一栅极(12)之后，但是在与第一表面相反的硅本体的第二表面(44)上形成第二栅极(52)之前，执行源极和漏极接触区(34、36)的硅化。第一栅极(12)用作掩膜，以确保硅化的源极和漏极接触区与硅沟道(18)对准。而且，通过在制造早期阶段执行硅化，用于第二栅极的材料的选择不受任何高温工艺的限制。有利地，由硅化导致的硅本体的第二表面处的材料属性的差异，使得第二栅极能够在硅化物源极和漏极接触区之间横向对准。

Description

平面双栅极半导体器件
本发明涉及一种具有硅本体的双栅极半导体器件，该硅本体包括沟道以及由沟道横向隔开的源极接触区和漏极接触区。
现今的电子市场中的对于更小的和更紧凑的电子设备的需要向制造商提出了提供更小的和更紧凑的集成电路(IC)和其他的半导体器件的挑战。金属氧化物半导体场效应晶体管(MOSFET)是大部分IC的主要元件，因此其占用了大量的晶片空间。对于例如亚50nm的CMOS应用，减少IC中的MOSFET的尺寸，在满足尺寸减小的挑战中具有重要的作用。
数个问题同晶体管器件的尺寸减少相关联。例如，在使导电沟道的长度较短时，短沟效应最有可能变得显著。这些效应是由于在漏极上的电压的影响下，漏极的耗尽区延伸到沟道中引起的。为了抑制短沟效应，已知提供了一种具有不止一个栅极的晶体管结构。每个栅极设置成，通过从不止一个方向向其施加电压，控制沟道的导电性。
这种结构的示例是平面双栅极MOSFET，其具有位于包括沟道的半导体本体的相对表面上的两个栅极，通过各栅极电介质隔开这两个栅极。在没有使栅极相互准确对准的情况下，短沟效应可导致低劣的器件性能。而且，栅极同沟道之间的任何不需要的交叠可能引起导致器件速度减小的电容。器件尺寸的任何减小增加了这种对准误差。因此，栅极相对于沟道的准确对准以及栅极相互之间的准确对准，对于小的MOSFET(例如，具有小于100nm的栅极长度的MOSFET)的器件性能，变得关键。
US-B-6,593,192公开了一种形成双栅极绝缘体上半导体(SOI)器件的示例方法，其中第一栅极同第二栅极对准，每个栅极形成在半导体层的相对侧上。其中，在淀积掩膜层并且将其图形化以暴露未由第一栅极结构覆盖的半导体层的区域之前，在有源区上面形成了第一栅极结构。然后，经由掩膜层中的窗口蚀刻开口，其穿过源极和漏极区域，并且进入下面的绝缘层。然后使用导电材料填充接触开口，以形成源极和漏极接触结构。将支撑晶片接合到该结构的上表面，并且移除块状基板，以暴露绝缘层以及源极和漏极接触结构。如US-B-6,593,192的图8中示出的，移除部分绝缘层20，以形成相邻的源极和漏极接触结构58之间的开口26。通过淀积掩膜层，并且对该层进行图形化以暴露所需的层20的区域，随后通过适当的蚀刻工艺蚀刻这些区域，该蚀刻工艺选择性地移除层20的材料而非接触结构58的材料，可以实现该移除。然后在开口26中形成第二晶体管栅极结构95，如US-B-6,593,192的图9中示出的。
第二栅极结构同第一晶体管栅极结构45自对准，并且与其间的沟道区自对准。该源极和漏极接触结构58提供了第一和第二晶体管栅极结构的对准。然而，在US-B-6,593,192中描述的器件中，为了形成深的源极和漏极接触结构，需要数个处理步骤，来确保该结构同沟道区对准。
本发明的目的在于提供一种改进的双栅极半导体器件制造方法。
本发明的另一个目的在于提供一种制造双栅极半导体器件的方法，其具有比US-B-6,593，192中描述的少的处理步骤。
根据本发明，提供了一种制造双栅极半导体器件的方法，该半导体器件具有硅本体，该硅本体包括沟道以及由沟道横向隔开的源极和漏极接触区，该方法包括步骤：在硅本体的第一表面的一部分上形成第一栅极，由此在第一栅极下面的硅本体中确定沟道，使未由第一栅极覆盖的硅本体的区域硅化，以便确定硅化物源极和漏极接触区，并且随后，在与第一表面相对的硅本体的第二表面上形成第二栅极，其中第二栅极在硅化物源极和漏极接触区之间横向对准。
通过在形成第二栅极之前使源极和漏极接触区硅化，可以利用第二表面处的源极和漏极与硅本体的材料之间的差异，使第二栅极与第一栅极对准。有利地，硅化工艺不需要US-B-6,593,192所教授的方法中所需用于蚀刻深的接触开口的掩膜层。事实上，第一栅极在硅本体的硅化过程中用作掩膜。因此，硅化的源极和漏极接触区固有地同第一栅极自对准。所需工艺步骤数目的减少提供了更快速的并因此更廉价的制造流程。
在形成第二栅极之前执行硅化。因此，与硅化相关联的相对高的温度范围不会限制第二栅极的材料的选择，并且由此提供了更加灵活的工艺。
在优选实施例中，在硅化物源极和漏极接触区之间的第二表面中形成的凹陷中，形成第二栅极。通过从第二表面选择性地蚀刻硅化物源极和漏极接触区之间的一部分硅，可以简单地形成该凹陷。通过在第二表面(远离第一栅极)处硅化的源极/漏极接触与硅本体部分的属性之间的差异，使得能够进行该选择性蚀刻。例如，可以使硅本体的第二表面氧化。硅化物源极/漏极接触将不被氧化，这允许选择性地蚀刻氧化的硅以形成凹陷。优选地，在形成第二栅极之前在凹陷中形成绝缘隔离物，以防止第二栅极与硅化物源极和/或漏极接触区之间的接触。
在确定硅化物源极和漏极接触区之前，可在第一表面上与第一栅极相邻地形成隔离物。使用这些隔离物掩蔽硅本体的区域，以便可以通过第一表面的暴露部分注入掺杂剂，从而确定与沟道相邻的结区。
现将仅借助于示例，通过参考附图，描述本发明，在附图中：
图1～5示出了根据本发明的第一实施例，在不同制造阶段中双栅极半导体器件的剖面视图；并且
图6示出了根据本发明第二实施例制造的双栅极半导体器件的剖面视图。
应当认识到，该图仅是示意性的，并非依比例绘制。特别地，某些尺寸，诸如层或区域的厚度，可能放大了，而其他的尺寸可能减小了。在全部图中使用相同的参考数字表示相同或相似的部分。
现将参考图1～5，描述根据本发明的制造双栅极半导体器件的方法的示例性实施例。技术人员应当认识到，在下文描述的方法中可以使用不同的已知的半导体处理技术，在硅晶片上淀积、图形化、蚀刻和掺杂不同的导电、绝缘和半导体结构。例如，可以使用低压化学气相定义(definition)(LPCVD)淀积导电层，其随后可以按照需要图形化。
在硅本体16的第一表面14的一部分上形成第一栅极12，由此在第一栅极下面的硅本体中确定沟道18，如图1中所示。将硅本体16结合到由第一基板22支撑的绝缘层20，由此形成了绝缘体上硅(SOI)晶片24，其中绝缘层20例如由氧化硅形成。该绝缘层通常被称为SOI晶片的埋层氧化物。使用顺序硅氧化并且将该氧化物湿法蚀刻到厚度30～60nm，典型地40nm，将硅本体变薄。
在形成第一栅极12之前，必须在硅本体16中形成隔离区26。这些隔离区用于防止相同晶片上的相邻半导体器件之间的电干扰，并且使用诸如浅沟槽隔离的已知技术来形成。然后生长或淀积氧化硅或者高K的栅绝缘层，以便为第一栅极12提供栅极电介质28。
作为浅沟槽隔离的替换方案，可以使用硅的局部氧化(LOCOS)隔离相邻的有源区。由于硅本体是足够薄的，因此如果使用了LOCOS，则仅需要薄的氧化。这将确保LOCOS氧化物较少横向延伸到有源区中，即所谓的“鸟嘴(Birdsbeak)”。另一处理选项是简单地蚀刻由埋层氧化物(BOX)隔离的硅的台面或者岛。
然后在栅绝缘层上淀积多晶体(多晶硅)层。将其与栅绝缘层一起图形化和蚀刻，以确定第一栅极12，该第一栅极12通过栅极电介质28与硅沟道18分隔开。或者，金属、或者任何其他的高导电性材料电极，可用于形成栅极。
然后在硅本体16中确定由沟道18横向隔开的掺杂结区30。该确定过程需要形成一对隔离物32，其由氧化物、氮化物或二者的组合形成，每一个在硅本体的第一表面14上与第一栅极12侧面相邻。隔离物32具有约45nm的尺寸。然后通过硅本体16的第一表面14的暴露部分，注入掺杂剂，对于NMOS，使用n型掺杂剂(例如As或P)，或者对于PMOS，使用p型掺杂剂(B或In)。通过加热激活掺杂剂。通常使用在峰值温度持续非常短的(小于1秒)的持续时间，即所谓的“尖峰”快速热退火(RTA)，其具有非常高的加速(ramp up)和减速(ramp down)速率(高于100°/s)。结果，这使掺杂剂在隔离物32下面部分扩散，但是其不进入沟道18。
参考图2，然后使用普通的CMOS自对准硅化处理，来硅化未被第一栅极12覆盖的硅本体16的区域，以便确定硅化物源极接触区和漏极接触区34、36。该硅化工艺涉及，在第一表面14上淀积金属层，例如镍、钴或钛。然后通过RTA将其加热到约380～450℃的温度，以对镍进行退火，从而在其下的硅本体中形成硅化物源极接触区和漏极接触区34、36。然后从第一表面14除去剩余的镍层(未同下面的硅反应的那些)。
或者，例如，可以使用钴或钛替换镍。对于钴，用于形成硅化物的温度约为700℃，并且对于钛，需要约850℃的温度。
与源极接触区和漏极接触区34、36一样，第一栅极12也暴露于该硅化工艺，并且因此被硅化。
在该硅化工艺期间，第一栅极12和绝缘隔离物32用作天然的掩膜，这意味着硅化物源极接触区和漏极接触区34、36固有地同第一栅极12自对准。而且，绝缘隔离物32的存在确保了避免硅化区域之间的桥接。
穿过硅本体的厚度向下达到埋层氧化物20，形成硅化物。硅化物的厚度和任何横向延伸依赖于所淀积的镍的量和硅层的厚度。如果淀积了大量的镍，则硅化物可以延伸到隔离物下面，如所示出的。有利地，这减少了器件的串联电阻。
在硅化之前可以执行非晶化注入(amorphisation implant)(未示出)，以使源极和漏极接触区34、36非晶化。相比于晶体硅，硅化工艺通常在非晶硅中更快。因此，通过选择适当的热平衡，可以阻挡硅化物，使其停止跨越与沟道的界面。
在横向隔开的硅化物源极接触区和漏极接触区34、36之间确定了硅沟道18和掺杂结区。由于源极接触区和漏极接触区的固有自对准，沟道与上面的第一栅极叠层对准。
参考图3，通过氧化物熔接，将第二晶片结合到图2中示出的结构。其中，第二氧化硅绝缘层40用于将第二基板42接合到第一栅极12和硅本体16的第一表面14的暴露部分。该第二晶片40、42通常被称为支撑晶片(handling wafer)，因为在移除第一晶片以处理硅本体16的反面(背面处理)时，其有利于支撑该半导体器件。
一旦将第二晶片接合到硅本体，则除去第一基板22和绝缘层20，以便暴露硅本体16的第二表面44。可以通过化学湿法蚀刻或者研磨或者此两者的组合执行该移除。
图4示出了移除第一基板和绝缘层之后，并且在翻转整个结构以进行背面处理之后的半导体器件。
对由此暴露的硅本体16的第二表面44进行氧化处理。这用于使沟道18的硅氧化到约60nm的深度，但是不氧化硅化物源极接触和漏极接触34、36。
然后执行选择性蚀刻以移除氧化的硅，从而在硅化物源极接触区和漏极接触区34、36之间的第二表面44中形成凹陷。例如，可以使用缓冲氧化物蚀刻(BOE)，来除去该氧化物。由于选择性蚀刻的程度受到硅化物源极接触和漏极接触的侧壁的限制，因此所形成的凹陷与第一栅极和硅沟道对准。在选择性蚀刻之后，留下与第一栅极12相对的一部分硅本体。该保留的部分形成了最终器件的导电沟道，并且该沟道与第一栅极12和凹陷对准。
有利地，利用在氧化步骤中使硅本体16暴露的第二表面44氧化的程度，可以容易地控制沟道18的厚度。典型地，该沟道的厚度是10nm，而硅化物源极接触区和漏极接触区34、36的厚度保持在40～50nm。较厚的源极和漏极确保了器件具有低的串联电阻，同时具有良好受控厚度的薄的沟道可完全由栅极控制，导致了具有适当的晶体管特性的器件。
将例如氧化硅的栅绝缘层，淀积在硅本体16的第二表面上。然后对其图形化以形成凹陷中的栅极电介质48。然后通过在第二表面上淀积多晶硅层或金属层并对其图形化，在硅本体的第二表面上形成第二栅极52。然而，应当认识到，可以使用除了多晶硅以外的导电材料形成该第二栅极52。通过在形成该第二栅极叠层之前执行硅化，材料的熔点不会限制选择。
在硅化物源极接触区和漏极接触区34、36之间第二栅极52横向对准。这确保了第二栅极也与第一栅极12和沟道18对准，由此提供了具有理想的电学特性的双栅极半导体器件。
如图5中所示，栅极电介质48提供了第二栅极52与硅化物源极接触区和漏极接触区34、36以及沟道18之间的绝缘。然而，为了改善绝缘并且减少由于差的阶梯覆盖引起的任何短路的风险，可以在形成第二栅极之前，在凹陷中形成绝缘隔离物55，如图6中所示。该隔离物还用于减少第二栅极和结区30之间的交叠，该交叠可能引起不想要的电容效应。
第二栅极52的厚度由第二表面44中的凹陷的深度决定。然而，技术人员应当认识到，通过适当的处理可以使该厚度大于或者小于凹陷的深度。
尽管所设想的是，在选择性地蚀刻凹陷之前，在硅本体的第二表面44上执行氧化，但是应当认识到，可以采用其他的蚀刻技术。这是可行的，因为去除绝缘层20之后暴露的第二表面包括两种不同的材料，源极接触区和漏极接触区34、36的硅化物，以及与第一栅极12相对的硅。例如，可以选择性地朝向硅化物区域直接蚀刻掉硅，由此不通过氧化而形成了凹陷。
尽管提供自对准凹陷用于在其中形成第二栅极叠层有明显优点，但是可以设想，第二表面上的材料属性的差异，可以允许在不形成凹陷的情况下在其上直接形成第二栅极叠层(电介质和栅极)。例如，在硅化工艺过程中使用的条件可适于使硅化物源极接触区和漏极接触区34、36从第二表面44少量凸出、超越未受影响的硅。这种凸出通过硅在转化为硅化物时经历的自然的体积增加来实现，可以有利地利用这一点使第二栅极52同第一栅极12对准。
总而言之，通过参考图5，提供了一种制造双栅极半导体器件的方法，其中在硅本体16的第一表面14的一部分上形成第一栅极12之后，但是在硅本体的第二表面(与第一表面相对)44上形成第二栅极52之前，执行源极接触区和漏极接触区34、36的硅化。第一栅极12用作掩膜，以确保硅化的源极接触区和漏极接触区与硅沟道18对准。而且，通过在制造早期阶段执行硅化，用于第二栅极的材料的选择不受任何高温工艺的限制。有利地，由硅化导致的硅本体的第二表面处的材料属性的差异，使得第二栅极能够在硅化物源极接触区和漏极接触区之间横向对准。
通过阅读本公开内容，其他的修改方案对于本领域的技术人员将是显而易见的。这些修改方案可以涉及双栅极半导体器件及其元部件的设计、制造和使用中已知的其他特征，并且其可用于替换或者补充此处已描述的特征。尽管在本申请中权利要求被表述为特定的特征组合，但是应当理解，本申请的公开内容的范围还包括此处显性或隐性公开的任何新颖特征或任何新颖的特征组合或者其任何归纳，不论其是否涉及当前在任何权利要求中要求的相同的发明，并且不论其是否解决同本发明所致力的技术问题相同的技术问题。这里本申请人提请注意，在本申请或者由本申请得到的任何另外的申请的进行过程中，可以形成新的权利要求来表达这些特征和/或特征组合。

Claims (9)

1.一种制造双栅极半导体器件的方法，该半导体器件具有硅本体(16)，该硅本体包括沟道(18)以及由所述沟道横向隔开的源极接触区和漏极接触区，所述方法包括步骤：
-在硅本体的第一表面的一部分上形成第一栅极(12)，由此在第一栅极下面的硅本体(16)中确定沟道(18)；
-使未被第一栅极覆盖的硅本体的区域硅化，以便确定硅化物源极接触区和漏极接触区(34、36)；并且随后
-在与第一表面相对的硅本体的第二表面上形成第二栅极(52)，其中第二栅极在硅化物源极接触区和漏极接触区之间横向对准。
2.权利要求1的方法，进一步包括步骤：
在形成第二栅极(52)之前，在硅化物源极接触区和漏极接触区(34、36)之间的第二表面(44)中形成凹陷，其中第二栅极形成在所述凹陷中。
3.权利要求2的方法，其中通过从第二表面选择性地蚀刻硅化物源极接触区和漏极接触区之间的硅的一部分，形成所述凹陷。
4.权利要求3的方法，进一步包括步骤：
-在选择性蚀刻之前使第二表面(44)氧化。
5.权利要求2、3或4中任一项的方法，进一步包括步骤：
-在形成第二栅极之前在凹陷中形成至少一个绝缘隔离物(55)，用于防止第二栅极与硅化物源极接触区和/或漏极接触区之间的接触。
6.权利要求2、3或4中任一项的方法，其中硅本体的第二表面最初结合到由第一基板(22)支撑的绝缘层(20)。
7.权利要求6的方法，进一步包括步骤：
-在确定了硅化物源极接触区和漏极接触区之后，将第二基板(42)结合到第一栅极(12)和硅本体的第一表面(14)；并且然后
-除去第一基板(22)和绝缘层(20)，以便暴露硅本体的第二表面(44)。
8.权利要求6的方法，进一步包括步骤：
-在第一表面(14)上形成至少一个与第一栅极(12)相邻的隔离物(32)；并且然后
-在确定硅化物源极接触区和漏极接触区之前，通过第一表面的暴露部分注入掺杂剂，以便确定与沟道(18)相邻的结区(30)。
9.权利要求2、3或4中任一项的方法，其中硅化包括步骤：
-在第一表面上淀积金属层；
-对金属层进行退火，以便在其下面形成硅化物源极接触区和漏极接触区；并且然后
-从第一表面除去该金属层。
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