CN1956147A - 锗基半导体结构及其制造方法 - Google Patents

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Abstract

本发明涉及一种方法和结构，其中可以获得诸如FET和MOS电容器的Ge基半导体器件。具体地，本发明提供一种形成包括位于含Ge材料(层或晶片)上和/或内的堆叠的半导体器件的方法，所述堆叠包括电介质层和导电材料，其中所述含Ge材料的表面富含非氧硫属元素。通过提供富含非氧硫属元素的界面，电介质生长期间和之后不期望的界面化合物的形成被抑制且界面陷阱密度被减小。

Description

锗基半导体结构及其制造方法
技术领域
本发明涉及半导体器件制造，更特别地，涉及制造位于含Ge材料上和/或内的诸如场效应晶体管(FET)或金属氧化物半导体(MOS)电容器的半导体结构的方法，该含锗材料包括表面(即上表面和/或槽表面)，其形成与毗邻电介质的界面，该界面富含除氧之外的一种或更多硫属元素(这里称为“非氧硫属元素”)。也就是说，本发明的该方法产生含锗材料与电介质之间的富含非氧硫属元素的界面。本发明还涉及位于含Ge材料上或内的诸如FET或MOS电容器的半导体结构，其中富含非氧硫属元素的界面位于含Ge材料与毗邻的电介质之间。
背景技术
与硅(Si)相比锗(Ge)中载流子的低有效质量和较高迁移率引起了对用于高性能逻辑电路的Ge基器件的新关注，尤其是随着日益难以通过传统缩放(scaling)提高Si互补金属氧化物半导体(CMOS)性能。通常，Ge比常规Si材料具有2×更高的电子迁移率和4×更高的空穴迁移率。GeCMOS器件制造的一个主要障碍是难以获得稳定的栅极电介质。通常存在于含Ge材料的上表面的水溶性自然Ge氧化物导致了栅极电介质的不稳定。
用于沉积具有高介电常数(约4.0或更大，通常约7.0或更大)的电介质膜以代替Si金属氧化物半导体场效应晶体管(MOSFET)中的SiO2的高质量沉积技术例如原子层沉积(ALD)和金属有机化学气相沉积(MOCVD)的近来发展促进了研发采用这样的电介质的Ge MOSFET的活动。对于最终的MOS器件性能，高k膜沉积之前的最终表面准备是关键。
具体地，对于Ge，在高k膜沉积之前具有没有(全无(devoid))锗氧化物的表面是重要的。用于Si的常规解决方案是使用(浓的或稀释的)氢氟酸(例如HF或DHF)来去除任何自然Si氧化物，而留下H钝化表面。尽管对Si CMOS器件制造是成功的，但是发现此表面钝化技术对Ge无效。例如参见D.Bodlaki等人在Surface Science 2003年第543期第63-74页的文章“Ambient stability of chemically passivated germanium interfaces”。对于沉积在HF或DHF处理过的材料上的高介电常数膜，例如HfO2和Al2O3，通常发现栅堆叠的较差的电属性。其它的酸处理，例如HCl，导致类似的差的电特性。这由示例性栅堆叠的一组C-V特性(见图1)示出，所述示例性栅堆叠通过以下步骤制造：(i)提供准备外延的Ge(100)材料；(ii)用臭氧去离子(DI)水湿化学清洁60秒，接着添加HCl到该溶液60秒，然后DI水漂洗300秒；(iii)在300℃通过ALD从Al(CH3)3和水蒸汽沉积50HfO2；以及(iv)利用圆点掩模(shadow mask)蒸镀Al点从而形成MOS电容器。
蓄积(accumulation)和反转(inversion)之间的高频散和低电容调制强烈表明非常高的界面态面密度(Dit)。界面的此较低电品质可能源自于不期望的界面化合物的形成。通常，锗氧化物(GeO2)负有责任，但是Hf锗酸盐或其它化合物是可能的候选。
制造功能性栅堆叠的一个示范方法是在高温下(例如在400℃至650℃)在超高真空(UHV)系统中脱附Ge氧化物，接着原位高k沉积。X.-J.Zhang等人在J.Vac.Sci.Technology 1993年的A11期第2553页的文章描述了Ge氧化物的热脱附，J.J.-H.Chen等人在IEEE Trans.Electron Dev.2004年第51期第1441页的文章描述了原位沉积工艺。此方案的主要缺点是UHV系统耗费成本且通常与制造中使用的标准ALD或MOCVD高k沉积设备不兼容。实际解决方法是基于在电介质沉积之前利用原子N暴露或高温NH3气体处理进行湿蚀刻(例如利用DHF)的Ge表面的氮化。例如参见Chi On Chui等人在IEEE Electr.Device Lett.2004年第25期第274页的文章，E.P.Gusev等人在Appl.Phys.Lett.2004年第85期第2334页的文章以及N.Wu.等人在Appl.Phys.Lett.2004年第84期第3741页的文章。
该氮化堆叠的可操作性可以通过栅堆叠的C-V特性(见图2)来例证，其与以上结合图1论述的堆叠以相同的方式制造，但是湿HCl清洁和HfO2沉积之间增添有额外的NH3处理(在650℃持续1分钟)的。图2所示的特性表明比图1所示的电特性极大改善的电特性。此外，与图1相比，图2所示的特性仅显示出小的频散，表明界面密度被减小。该滞后是归因于HfO2膜中的一些介电陷阱(dielectric traps)。然而，尽管在减小界面态密度方面是成功的，但是氮化在界面引入了固定的正电荷，其导致大的负平带偏移且会降低器件迁移率。氮化步骤还具有需要高温的缺点，其能导致不期望的掺杂剂扩散和界面反应。
Ge表面利用水合硫化铵(NH4)2S处理(有其它溶剂例如可选地添加的甲醇)的硫钝化已经在文献中有所描述。例如参见G.W.Anderson等人在Appl.Phys.Lett.1995年第66期第1123页的文章，P.F.Lyman等人在Surf.Sci.2000年第462期第L594页的文章，D.Bodlaki等人在J.Chem.Phys.2003年第119期第3958页的文章，以及Bodlaki等人在Surf.Sci.2003年第543期第63页的文章。利用这些技术这样产生的硫或硫化锗(GeSix)层具有达3个单层的厚度。然而，没有建议或证实对高k电介质沉积的MOSFET或MOS器件制造的应用。此外，前面引用的文献没有表明S处理是否能用于高k栅堆叠钝化。
考虑到上述情况，找到制备具有以下特性的Ge/高k界面的方法是非常有利的：
1.低温钝化，使得Ge FET制造流程是缓和的，减少不期望的扩散或反应；
2.湿化学应用(wet-chemical application)从而提供工艺简化和减小成本；及
3.改善的电特性，包括低界面态密度和低平带偏移。
发明内容
本发明提供一种方法和结构，其中可以获得Ge基半导体器件诸如FET和MOS电容器。具体地，本发明提供一种形成半导体器件的方法，该半导体器件包括位于含Ge材料(层或晶片)上和/或内的电介质和导电材料的堆叠，其中其表面(上和/或槽壁表面)富含非氧硫属元素。即，本发明提供含Ge材料与电介质之间的富含非氧硫属元素的界面。通过提供富含非氧硫属元素的界面，在电介质生长期间和之后不期望的界面化合物的形成被抑制，界面陷阱在密度上被减少。
“富含非氧硫属元素”意味着电介质与含锗材料之间的界面层(或区域)具有约1012原子/cm2或更大的非氧硫属元素含量。通常，本发明中形成的富含非氧硫属元素的界面具有从约1012至约1017原子/cm2的非氧硫属元素含量，从约1014至约1016原子/cm2的非氧硫属元素含量是更一般的。
术语“非氧硫属元素”在本发明中用于表示硫(S)、硒(Se)、碲(Te)、钋(Po)、或者其混合物。通常，非氧硫属元素是S。富含非氧硫属元素的界面可包括至少一层非氧硫属元素原子或者它可以包括至少一层含非氧硫属元素原子的化合物。
概括而言，本发明的方法包括：
用至少一种含非氧硫属元素的材料处理含Ge材料的表面从而形成富含非氧硫属元素的表面；
在富含非氧硫属元素的所述表面上形成电介质层，从而富含非氧硫属元素的界面位于所述含Ge材料与所述电介质层之间；以及
在所述电介质层上形成导电材料。
除了上述方法之外，本发明还涉及利用该发明方法形成的半导体结构。具体地，且概括而言，本发明的该半导体结构包括：
含Ge材料；
位于所述含Ge材料的表面上的电介质层；以及
位于所述电介质层上的导电材料，其中富含非氧硫属元素的界面位于所述电介质层与所述含Ge材料之间。
注意，上述本发明的方法可以提供低温钝化，使得Ge半导体器件制造流程变得缓和，减少了不期望的扩散和反应。此外，可以利用湿化学应用进行表面钝化从而提供工艺简化和减少成本。此外，本发明方法可提供改善的电特性，包括低界面态密度和低平带偏移。
本发明中使用的术语“低界面态密度”表示通常约1×1013cm-2/eV或更小的慢界面陷阱面密度，更一般地约1×1012cm-2/eV或更小，术语“低平带偏移”表示与理想平带电压相比约±1V或更小的平带电压偏移，更一般地约±0.3V或更小。
附图说明
图1是在利用DI水和HCl清洁的含Ge材料上制造的现有技术栅堆叠的电容(F)与栅偏置(V)之间的关系曲线图。
图2是在利用DI水清洁且然后用NH3氮化的含Ge材料上制造的现有技术栅堆叠的电容(F)与栅偏置(V)之间的关系曲线图。
图3A-3C是图示表示(以剖视图形式)，示出本发明的基本工艺步骤。
图4是图示表示(以剖视图形式)，描绘了一实施例，其中钝化发生在含Ge材料的上表面以及位于含Ge材料内的槽的裸露侧壁。
图5是栅堆叠的透射电子显微镜(TEM)图像，已经利用示例中描述的本发明的钝化工艺钝化了该栅堆叠。
图6是在经历本发明的钝化工艺的含Ge材料上制造的栅堆叠的电容(F)与栅偏置(V)之间的关系曲线图。
图7是在利用(a)NH3退火(即氮化)、(b)HF或HCl处理、以及(c)本发明的钝化工艺(表示为“新颖处理”)清洁的含Ge材料上制造的各种栅堆叠的平带电压偏移(V)与陷阱密度(1012cm-2eV-1)之间的关系曲线。
具体实施方式
现在将参照下面的论述和附图更详细地描述本发明，本发明提供利用非氧硫属元素表面钝化步骤制造的Ge基半导体器件。注意，示出各种处理步骤的本发明附图是提供来用于示例目的，因此，这些附图未按比例绘制。
注意，可在本发明中形成的半导体器件包括例如MOS电容器、FET、浮置栅极FET非易失性存储器、动态随机存取存储器(DRAM)以及包括电介质和导电材料的堆叠的任何其它类型的半导体器件。形成这些类型的器件的工艺为本领域技术人员所熟知且因此在此不再赘述。详细论述的是表面钝化步骤和包括电介质和导电材料的堆叠的形成。在DRAM的制造中，这里描述的表面钝化还发生在槽内，所述槽通过光刻和蚀刻形成在含Ge材料内。即，裸露的槽侧壁可以与含Ge材料的上表面一起经历本发明的钝化步骤。本发明的用于在含Ge材料上制造半导体结构的基本处理步骤示于图3A-3C。
图3A示出在使含Ge材料10经历本发明的非氧硫属元素表面钝化步骤之后形成的结构。如图所示，含Ge材料10在此钝化步骤之后包括被添加有非氧硫属元素(即富含非氧硫属元素)的上表面层或区域12。注意，表面区域12(或层)也包括Ge。
本发明中采用的含锗(Ge)材料10是包括Ge的任何半导体层或晶片。可在本发明中使用的这样的含Ge材料的示范性例子包括但不限于：纯Ge、绝缘体上Ge、SiGe、SiGeC、Si层上SiGe、Si上Ge层、或Si上SiGeC层。含Ge材料10一般含有至少10原子百分比的Ge，大于50原子百分比的Ge含量是更一般的。含Ge材料10可以是掺杂的、未掺杂的或者其中含有掺杂和未掺杂区域。在本发明的一些实施例中，含Ge材料10可以处于应力下。
含Ge材料10的厚度可以变化且在实践本发明时不重要。通常，含Ge材料10具有从约1nm至约1mm的厚度。
通过用至少一种含非氧硫属元素的材料处理含Ge材料的裸露表面，形成含Ge材料10的被添加有非氧硫属元素的上表面层或区域12。本申请中术语“非氧硫属元素”用于表示硫(S)、硒(Se)、碲(Te)、钋(Po)、或者其混合物。通常，非氧硫属元素是S。所述至少一种含非氧硫属元素的材料可以是液体或气体(vapor)。
当使用液体时，所述含非氧硫属元素的材料通常与诸如水、包括例如甲醇或乙醇的酒精、以及其它质子(羟基)溶剂之类的溶剂结合使用。本发明中也考虑纯的含非氧硫属元素的液体。
在本发明此实施例中，所述含非氧硫属元素的材料以大于10-6％的量存在于溶剂中，优选地，大于0.01％，且更优选地大于0.1％。在本发明此实施例中使用的所述含非氧硫属元素的材料包括含至少一种非氧硫属元素的任何化合物。本发明此实施例中可使用的含非氧硫属元素的材料的示例包括但不限于：硫化铵(NH4)2S，硒化铵(NH4)2Se，碲化铵(NH4)2Te，硫化氢H2S，硒化氢H2Se，碲化氢H2Te，诸如Na2S或K2S的碱金属非氧硫属化物，两种非氧硫属元素的配合物(complex)，诸如例如SeS2，或者非氧硫属元素的磷酸盐，诸如例如P2S5。在一个优选实施例中，硫化铵被用作所述含非氧硫属元素的材料。
液态含非氧硫属元素的材料利用本领域公知的技术应用于含Ge材料的表面，所述技术包括例如浸涂、刷涂、浸没等技术。该处理可以以任何温度或时间进行，只要该条件对含Ge材料10没有负面影响。通常，利用液态含非氧硫属元素材料的处理在从约0℃到约150℃的温度下进行从约1秒至约1天的时长。更一般地，利用液态含非氧硫属元素材料的处理在从约15℃到约100℃的温度下进行从约1分钟至约1小时的时长。在一个优选实施例中，利用液态含非氧硫属元素材料的处理在从约70℃到约80℃的温度下进行约10分钟的时长。
当气体用于此处理步骤时，上述液态含非氧硫属元素的材料中的一种首先利用本领域公知的技术气化，然后使气体经过含Ge材料10。气体可包括原子类(species)、分子类或团簇类。与气体接触可以进行不同的时长，包括上述范围。
不管是使用液体还是气体，此处理通过从含Ge材料的表面去除任何不期望的化合物例如Ge氧化物，或者通过改变这样的不期望的化合物例如Ge氧化物，钝化了含Ge材料10。取代在含Ge材料的表面具有不期望的化合物例如Ge氧化物，形成了富含非氧硫属元素的表面区域。“富含非氧硫属元素”意味着电介质和含Ge材料之间的界面层(或区域)具有约1012原子/cm2或更大的非氧硫属元素含量。通常，本发明中形成的富含非氧硫属元素的界面具有从约1012至约1017原子/cm2的非氧硫属元素含量，从约1014至约1016原子/cm2的非氧硫属元素含量是更普通的。
富含非氧硫属元素的上表面区域12的深度可根据钝化步骤的条件而变化。通常，表面区域12的深度为从约1至约100单层。注意，区域或层12中非氧硫属元素的浓度可以是连续的或者其可以是分级的(graded)，较高非氧硫属元素含量通常存在于含Ge材料10的最上表面中。
在本发明的一些实施例中，可以在上述非氧硫属元素钝化步骤之前可选地进行常规表面准备工艺。可以在非氧硫属元素钝化之前进行的一类表面准备工艺的示范性例子包括：5∶1H2SO4∶H2O处理2分钟，在DI水中漂洗，并用10％HF(aq)蚀刻Ge表面10分钟。
在本发明的一些实施例中，可以在进行上述钝化步骤之后可选地采用常规漂洗/干燥(rinsing/drying)工艺。可以在非氧硫属元素钝化之后但是在电介质形成之前进行的一类漂洗/干燥工艺的示范性例子包括：在水或有机溶剂中或者在其混合物中漂洗，然后向钝化表面吹N2或其它不活泼气体来干燥。
本发明构思了仅钝化、表面准备和钝化、钝化以及漂洗和干燥或者表面准备、钝化以及清洗和干燥。
电介质14形成在含Ge材料10的富含非氧硫属元素的表面12上。电介质14可用作FET的栅电介质或者两电容器电极之间的绝缘体。电介质14可通过诸如氧化、氮化或氮氧化的热生长工艺形成。供选地，电介质14可以通过沉积工艺形成，例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅镀、化学溶液沉积等沉积工艺。电介质14还可以利用上述工艺的任何组合来形成。
电介质14由优选具有约4.0或更大、优选大于7.0的介电常数的绝缘材料构成。此处提到的介电常数是相对于真空。注意，SiO2通常具有约4.0的介电常数。具体地，本发明采用的电介质14包括但不限于：氧化物、氮化物、氮氧化物和/或包括金属硅酸盐的硅酸盐、铝酸盐、钛酸盐和氮化物。在一个实施例中，优选电介质14由氧化物，例如诸如SiO2、GeO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、其混合物、以及这样的材料和它们的混合物的分级或分层堆叠构成。电介质14的高度优选的示例包括HfO2、铪硅酸盐和铪硅氧氮化物。
电介质14的物理厚度可以改变，但是通常，电介质14具有从约0.5至约10nm的厚度，从约0.5至约4nm的厚度是更一般的。它可以沉积在首先沉积于包括富含非氧硫属元素的表面层12的含Ge材料10上的硅氧化物或硅氮氧化物的薄(约0.1至约1.5nm左右)层上。
在本发明的此阶段通常至少一隔离区(未示出)形成于含Ge材料10中。该隔离区通常是槽隔离区。槽隔离区利用本领域技术人员公知的常规槽隔离工艺形成。例如，光刻、蚀刻和用槽电介质填充槽可以用于形成槽隔离区。可选地，衬可以在槽填充之前形成于槽内，可以在槽填充之后进行致密化步骤，槽填充之后也可进行平坦化工艺。
图3B示出包括形成在含Ge材料10的富含非氧硫属元素的表面12上的电介质14的结构。注意，在电介质14的沉积之后，富含非氧硫属元素的表面12形成电介质14与含Ge材料10之间的界面层。富含非氧硫属元素的界面可以包括至少一层非氧硫属元素原子或者它可以包括至少一层含非氧硫属元素原子的化合物。非氧硫属元素的浓度和表面层12(即界面区域)的厚度可以被或不被电介质14的沉积所影响。
在形成电介质14之后，导电材料16的毯层利用诸如物理气相沉积(PVD)、CVD或蒸镀的公知沉积工艺形成于电介质14上。导电材料16可包括但不限于：多晶硅、SiGe、硅化物、锗化物、金属、金属氮化物或诸如Ta-Si-N的金属-硅-氮化物。优选地，对于具有非常高浓度Ge(约50％或更大的Ge含量)的衬底，导电材料16由金属构成。可以用作导电材料16的金属的示例包括但不限于：Al、W、Cu、Ti、Re、或其它类似导电金属。导电材料16的毯层可以是掺杂或未掺杂的。如果被掺杂，原位掺杂沉积工艺可被采用。供选地，掺杂的导电材料16可以通过沉积、离子注入和退火，通过沉积和扩散，或者通过本领域技术人员公知的任何工艺形成。
导电材料16的掺杂将使所形成的栅极的功函数偏移。掺杂离子的示范性例子包括As、P、B、Sb、Bi、In、Al、Tl、Ga、或其混合物。在本发明此阶段沉积的导电材料16的厚度即高度可以根据所采用的沉积工艺而改变。通常，导电材料16具有从约20到约180nm的垂直厚度，从约40到约150nm的厚度是更一般的。
在一些实施例中，可选硬掩模(未示出)可以利用常规沉积工艺形成在导电材料16上。可选的硬掩模可以由诸如氧化物或氮化物的电介质构成。
图3C示出包括形成在电介质14上的导电材料16的结构。在本发明工艺的此阶段，可以进行常规CMOS处理步骤从而形成任何类型的半导体器件，包括例如FET和/或MOS电容器。
注意，上述本发明的方法可以提供低温钝化，使得Ge CMOS制造流程变得缓和，减少了不想要的扩散或反应。此外，可以利用湿化学应用进行表面钝化从而提供工艺简化和减少成本。此外，本发明的方法可以提供改善的电特性，包括低界面态密度和低平带偏移。
本申请中使用的术语“低界面态密度”表示通常约1×1013cm-2/eV或更小的慢界面陷阱面密度，更一般地约1×1012cm-2/eV或更小，术语“低平带偏移”表示与理想平带电压相比约±1V或更小的平带电压偏移，更一般地约±0.3V或更小。
在本发明的一些实施例中，至少一个槽20利用光刻和蚀刻形成在含Ge材料10中。本发明此阶段形成的每个槽20的深度由蚀刻工艺的长度确定。通常，及对于DRAM结构，每个槽20具有从约1至约10μm的深度。然后进行上述钝化步骤，提供富含非氧硫属元素的界面12。然后电介质14和导电材料16至少如上所述地形成在槽20内。此实施例中的钝化步骤可以影响含Ge材料10的上表面，如果其裸露的话，或者影响槽侧壁的一些或全部，如果它们裸露的话。
在一些实施例中，图案化的掩模可以形成在含Ge材料的表面上且然后进行上述表面钝化步骤。此实施例在含Ge材料的不包括图案化掩模的表面上形成富含非氧硫属元素的区域。
提供下面的示例以说明本发明和一些优点，所述优点可以利用本发明的非氧硫属元素钝化步骤获得。
示例
在此示例中，制备MOS电容器，其中含Ge材料首先用硫钝化，然后HfO2电介质沉积在硫表面钝化的含Ge材料上。具体地，通过首先提供准备外延的n-Ge(100)材料制备MOS电容器。然后Ge材料的表面经历湿化学药品预清洁工艺，包括用丙酮/甲醇混合物使Ge材料的所述表面去油污，用5∶1H2SO4∶H2O处理去油污了的表面2分钟，在DI水中漂洗，以及用10％HF(aq)蚀刻Ge表面10分钟。在此湿化学药品预清洁工艺之后，含Ge材料在70℃-80℃之间的温度下利用50％(NH4)2S(aq)处理进行硫钝化10分钟。硫钝化之后，Ge材料在水中经历漂洗且然后通过向硫钝化的表面吹N2来干燥所述材料。接着，77的HfO2电介质通过原子层沉积(ALD)从包括Al(CH3)3和水的气体沉积在所述硫钝化的表面上。该ALD在220℃进行。然后Al点利用圆点掩模形成在电介质层上。
图5示出采用根据本发明的S钝化的栅堆叠的透射电子显微镜(TEM)图像。呈现了将HfO2栅电介质与Ge衬底分隔开的层。当采用其它Ge表面准备技术例如HF蚀刻、HCl蚀刻、NH3退火等时，没有检测到这样的层。这证实：(a)如果选择适当的沉积条件(例如足够低的温度)，S钝化可以在电介质沉积期间稳定；以及(b)此工艺形成与其它方式形成的栅堆叠结构根本不同的栅堆叠结构。
用于比较，利用上面关于图1和2描述的表面处理步骤制备MOS电容器。图6示出利用本发明的硫钝化步骤制备的本发明的MOS电容器的C-V特性。图6所示的C-V特性在质量上与NH3氮化的Ge材料的C-V特性相当，如图2所示。
下面的表1和图7示出对于此示例中描述的各种电容器所提取的Dit值和平带偏移。数据清楚地示出硫钝化的样品具有比其它处理低得多的Dit。不希望受任何理论的束缚，相信此结果可归因于硫的钝化效应，其显著抑制了HfO2沉积期间和之后不期望的化合物的形成。该硫钝化样品与现有技术处理工艺例如氮化和酸清洁相比还提供更小的平带偏移。
表1
处理  f＝0.1kHz和1MHz之间的最小Dit(cm-2/eV )  f＝100kHz处的平均平带偏移(V)
  HF(现有技术)  7E12  -0.43
  HCl(现有技术)  8E12  -0.48
  NH3退火(现有技术)  3E12  -1.15
  (NH4)2S(本发明)  9E11  -0.20
相信当非氧硫属元素不是硫时可以获得类似的结果。
给出上述实施例和示例以说明本发明的思想和范围。这些实施例和示例将使其它实施例和示例对本领域技术人员变得显然。那些其它实施例和示例在本发明的构思内。因此，本发明应仅受所附权利要求的限制。

Claims (20)

1.一种形成半导体结构的方法，包括：
用至少一种含非氧硫属元素的材料处理含Ge材料的表面从而形成富含非氧硫属元素的表面；
在所述富含非氧硫属元素的表面上形成电介质层，从而富含非氧硫属元素的界面位于所述含Ge材料与所述电介质层之间；以及
在所述电介质层上形成导电材料。
2.如权利要求1所述的方法，还包括在所述处理之前进行表面准备工艺。
3.如权利要求1所述的方法，还包括在所述处理之后且在形成所述电介质之前进行漂洗/干燥工艺。
4.如权利要求1所述的方法，还包括在所述处理之前进行表面准备工艺以及在所述处理之后且在形成所述电介质之前进行漂洗/干燥工艺。
5.如权利要求1所述的方法，其中所述含非氧硫属元素的材料是液体或气体。
6.如权利要求1所述的方法，其中所述含非氧硫属元素的材料包括硫化铵(NH4)2S、硒化铵(NH4)2Se、碲化铵(NH4)2Te、硫化氢H2S、硒化氢H2Se、碲化氢H2Te、碱金属非氧硫属化物、两种非氧硫属元素的配合物、或者非氧硫属元素的磷酸盐。
7.如权利要求6所述的方法，其中所述含非氧硫属元素的材料是液体或气体形式的硫化铵。
8.如权利要求1所述的方法，其中所述富含非氧硫属元素的界面具有约1012原子/cm2或更大的非氧硫属元素含量。
9.如权利要求1所述的方法，其中所述富含非氧硫属元素的界面提供所述电介质与所述导电材料的堆叠，所述堆叠具有一般约1×1013cm-2/eV或更小的慢界面陷阱面密度以及与理想平带电压相比约±1V或更小的平带电压偏移。
10.一种形成半导体结构的方法，包括：
用至少一种含硫材料处理含Ge材料的表面从而形成富含硫的表面；
在所述富含硫的表面上形成电介质层，从而富含硫的界面位于所述含Ge材料与所述电介质层之间；以及
在所述电介质层上形成导电材料。
11.一种半导体结构，包括：
含Ge材料；
位于所述含Ge材料的表面上的电介质层；以及
导电材料，位于所述电介质层上，其中富含非氧硫属元素的界面存在于所述电介质层与所述含Ge材料之间。
12.如权利要求11所述的半导体结构，其中所述含Ge材料是包括纯Ge、绝缘体上Ge、SiGe、SiGeC、Si层上SiGe、Si上Ge层、或Si上SiGeC层中的至少一种的半导体。
13.如权利要求12所述的半导体结构，其中所述含Ge材料是应变的。
14.如权利要求11所述的半导体结构，其中所述电介质包括氧化物、氮化物、氮氧化物、硅酸盐、或其混合物。
15.如权利要求14所述的半导体结构，其中所述电介质是选自包括SiO2、GeO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、及其混合物的组的氧化物。
16.如权利要求11所述的半导体结构，其中所述导电材料包括多晶硅、SiGe、硅化物、金属或金属-硅-氮化物。
17.如权利要求11所述的半导体结构，其中所述富含非氧硫属元素的界面具有约1012原子/cm2或更大的非氧硫属元素含量。
18.如权利要求17所述的半导体结构，其中所述非氧硫属元素含量是分级的。
19.如权利要求11所述的半导体结构，其中所述富含非氧硫属元素的界面包括硫或硫化物。
20.如权利要求11所述的半导体结构，其中所述富含非氧硫属元素的界面提供所述电介质与所述导电材料的堆叠，所述堆叠具有一般约1×1013cm-2/eV或更小的慢界面陷阱面密度以及与理想平带电压相比约±1V或更小的平带电压偏移。
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