CN1953101A - 移位寄存器、移位寄存器阵列以及显示装置 - Google Patents

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CN1953101A CN 200610154305 CN200610154305A CN1953101A CN 1953101 A CN1953101 A CN 1953101A CN 200610154305 CN200610154305 CN 200610154305 CN 200610154305 A CN200610154305 A CN 200610154305A CN 1953101 A CN1953101 A CN 1953101A
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Abstract

一种显示装置包含一移位寄存器阵列，该移位寄存器阵列包含多个移位寄存器，至少一移位寄存器包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。第一晶体管的栅极及第一极接收一输入信号，第二晶体管的栅极耦接至第一晶体管的第二极，第二晶体管的第二极产生一输出信号，第二晶体管的第一极接收一时钟信号，第三晶体管用以拉下第二晶体管的栅极的电压电平，驱动电路因应输入信号及输出信号以决定第三晶体管的开关状态。

Description

移位寄存器、移位寄存器阵列以及显示装置
技术领域
本发明涉及一种移位寄存器、移位寄存器阵列以及显示装置；特别涉及一种利用输入、输出及时钟信号以降低内部晶体管处于长期偏压而造成晶体管特性的改变(stress)的移位寄存器、移位寄存器阵列以及显示装置。
背景技术
目前多数的液晶显示器皆在面板外设置栅极驱动器(gate driver)与源极驱动器(source driver)，用以产生栅极脉冲信号(gate pulse signal)与数据信号(data signal)。然而，由于此方式的成本较高，其他替代方式因而产生，例如，在玻璃基板上制作由移位寄存器所组成的栅极驱动器，此即所谓的整合驱动电路。
现今的主动矩阵液晶显示器(Active Matrix Liquid Crystal Display，简称AMLCD)多采用非晶硅薄膜晶体管工艺。在此工艺下，在玻璃基板上设置移位寄存器存在许多缺点。例如，在面板点亮之后，移位寄存器常常会因为处于长期偏压而导致面板表现异常。
图1描绘了美国第2004/0046792号专利公开案所揭露的移位寄存器1，此一设计存在许多缺失。首先，节点B除了需要驱动负责上拉动作的晶体管104外，亦须驱动晶体管102与晶体管103。由于节点B的负载过重，延迟了移位寄存器1的输出。再者，为了使节点A有较好的效能，晶体管101与晶体管102的大小比例需大于1∶16。如此一来，晶体管101的VGS约等于VON-VOFF。此一高跨压造成流过晶体管101的电流变大，造成节点A处于长期偏压的状态。此外，由于节点E的电压高于0V，亦容易造成晶体管101处于长期偏压的状态。上述的设计缺失，导致使用此类移位寄存器1的面板无法长时间正确操作。
图2是描绘图1的移位寄存器的时钟图，其中，CKV代表正相时钟；CKVB代表反相时钟；GOUT[N-1]、GOUT[N]及GOUT[N+1]分别代表不同级的移位寄存器输出信号。N-1为N的前一级，而N为N+1的前一级，而N为图1所示的该级移位寄存器。信号C代表图1中的节点B所需的理想时钟。由图2可看出，信号C可由CKV、GOUT[N-1]以及GOUT[N]所组成。然而前述所提到的偏压问题会导致信号C失真，造成移位寄存器的寿命减短。
若液晶显示面板的材质为非晶硅，则移位寄存器的电路设计更须考虑晶体管所承受的偏压问题，使液晶显示面板的操作时间不受影响。图3描绘美国第2004/0165692号专利公开案所揭露的移位寄存器3，此移位寄存器3并未能克服此一问题。此设计中，由于节点D的电压高，故而使得晶体管301所承受的偏压过大，寿命因而减短，进而使得移位寄存器及面板的寿命减短。
综上所述，现存的移位寄存器设计，其内部的晶体管承受的偏压皆过高，不仅延迟输出时间，同时也缩短面板的寿命。是故，如何减少移位寄存器的晶体管所承受的偏压，仍为极待研究的课题。
发明内容
本发明的一目的在于提供一种移位寄存器。该移位寄存器包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。该第一晶体管具有一栅极、一第二极以及一第一极，该第一晶体管的该栅极及该第一极接收一输入信号。该第二晶体管具有一栅极、一第二极以及一第一极，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号。该第三晶体管用以拉下该第二晶体管的该栅极的电压电平。该驱动电路因应该输入信号及该输出信号以决定该第三晶体管的开关状态。
本发明的另一目的在于提供一种移位寄存器阵列，该移位寄存器阵列具有多个串接的移位寄存器电路。至少一移位寄存器电路包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。该第一晶体管具有一栅极、一第二极以及一第一极，该第一晶体管的该栅极及该第一极接收一输入信号。该第二晶体管具有一栅极、一第二极以及一第一极，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号。该第三晶体管用以拉下该第二晶体管的该栅极的电压电平。该驱动电路因应该输入信号及该输出信号以决定该第三晶体管的开关状态。
本发明的又一目的在于提供一种显示装置，该显示装置包含一显示阵列以及一移位寄存阵列。该显示阵列具有多个像素。该移位寄存阵列具有多个移位寄存器，每一个移位寄存器用以驱动该显示阵列的一像素，至少一移位寄存器包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。该第一晶体管具有一栅极、一第二极以及一第一极，该第一晶体管的该栅极及该第一极接收一输入信号。该第二晶体管具有一栅极、一第二极以及一第一极，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号。该第三晶体管用以拉下该第二晶体管的该栅极的电压电平。该驱动电路因应该输入信号及该输出信号以决定该第三晶体管的开关状态。
藉由上述的安排，本发明可降低移位寄存器的靴带式电压的负载，以产生更好的效能，进而延长液晶面板的寿命。
在参阅附图及随后描述的实施方式后，该技术领域具有通常知识者便可了解本发明的其他目的，以及本发明的技术手段及实施态样。
附图说明
图1是描绘现有的移位寄存器的示意图；
图2是描绘图1的移位寄存器的时钟图；
图3是描绘现有的移位寄存器的示意图；
图4A是描绘第一实施例的显示面板；
图4B是描绘第一实施例的移位寄存阵列；
图4C是描绘第一实施例的移位寄存器；
图5是描绘所使用的电压时序图；
图6是描绘使用的正相时钟图；
图7A是描绘现有技术的上拉晶体管的栅极的电压值时序图；
图7B是描绘第一实施例的上拉晶体管的栅极的电压值时序图；
图8是描绘第二实施例的移位寄存器；
图9A是描绘第一实施例在节点N2的电压值时序图；以及
图9B是描绘第二实施例在节点N2的电压值时序图。
附图符号说明
1：移位寄存器
101：晶体管        102：晶体管
103：晶体管        104：晶体管
A：节点            B：节点
E：节点
3：移位寄存器
301：晶体管        D：节点
4：显示面板
46：移位寄存阵列   47：数据驱动电路
48：栅极驱动电路   49：显示阵列
491：像素          43：第N级移位寄存器
41：第一驱动电路   42：第二驱动电路
401：第一晶体管    402：第二晶体管
403：第三晶体管    404：第四晶体管
405：第五晶体管    406：第六晶体管
407：第七晶体管    408：第八晶体管
409：第九晶体管    414：第四晶体管
415：第五晶体管    416：第六晶体管
417：第七晶体管    418：第八晶体管
419：第九晶体管    421：第十一晶体管
422：第十二晶体管  423：第十三晶体管
424：第十四晶体管
N5：节点
8：移位寄存器
81：第一驱动电路   82：第二驱动电路
810：第十晶体管    820：第十晶体管
N2：节点           N3：节点
具体实施方式
本发明的目的在于降低移位寄存器的靴带式电压的负载，以产生更好的效能，进而延长液晶面板的寿命。不仅如此，基于本发明，可使用双级反相器(dual stage inverter)来降低晶体管的操作电流，以及加入晶体管放电的操作元件，以增加电路设计在玻璃上的寿命。
本发明的第一实施例为一显示装置。该显示装置包含一显示面板4如图4A所描绘，其具有一显示阵列49、一栅极驱动电路48、以及一数据驱动电路47。该显示阵列49包含多个像素491。图4B描绘该栅极驱动电路48所包含的一移位寄存阵列46。该移位寄存阵列46具有多个移位寄存器，每一级移位寄存器的输出为下一级移位寄存器的输入。该些移位寄存器间的连结关是该技术领域者所熟知，故不多赘述。每一个移位寄存器用以驱动该显示阵列的一列像素。例如，第N级移位寄存器43用以驱动第N列像素。
图4C描绘本实施例的第N级移位寄存器43。该移位寄存器43包含一第一晶体管401、一第二晶体管402、二个第三晶体管403及413、二个第四晶体管404及414、二个第五晶体管405及415、二个第六晶体管406及416、二个第七晶体管407及417、二个第八晶体管408及418、二个第九晶体管409及419、一第十一晶体管421、一第十二晶体管422、一第十三晶体管423、以及一第十四晶体管424。
第一晶体管401为第N级移位寄存器43的输入端，而第二晶体管402为第N级移位寄存器43的上拉晶体管。图4C中节点N5相当于图1中的节点B，为上拉晶体管的栅极端。此外，图中N-1代表第N级移位寄存器43的输入信号，亦即来自于第N-1级移位寄存器的输出，对应至图4B的ST。N代表第N级移位寄存器的输出。CK代表正相时钟信号、以及XCK代表反相时钟信号。
在描述各晶体管间的详细连结前，先说明连结的原理。请参阅图1及图2，节点B为上拉晶体管104的栅极，其所需的时钟为图2的信号C。由于图1设计的缺点在于节点B的负荷过重，故本发明的重点在于减轻节点B的负荷。图2的CKV、GOUT[N-1]以及GOUT[N]对应至图4C的CK、N-1以及N。
本实施例中，第三晶体管403及第三晶体管413用以下拉第二晶体管402的栅极的电压电平。第四晶体管404、第五晶体管405、第六晶体管406、第七晶体管407、第八晶体管408、以及第九晶体管409形成一驱动电路41，用以决定该第三晶体管403的开关状态。第四晶体管414、第五晶体管415、第六晶体管416、第七晶体管417、第八晶体管418、以及第九晶体管419形成另一驱动电路42，用以决定第三晶体管413的开关状态。该第一驱动电路41因应输入信号N-1、输出信号N、及一反相时钟信号XCK以驱动第三晶体管403；而该第二驱动电路42因应输入信号N-1、输出信号N、及一正相时钟信号CK以驱动第三晶体管413。
本实施例中，所有的晶体管皆是N型晶体管，皆具有一栅极、一第一极以及一第二极。其中，第一极为漏极，且第二极为源极。第一晶体管401的栅极及第一极接收输入信号N-1，第二晶体管402的栅极耦接至第一晶体管401的第二极，第二晶体管402的第二极产生输出信号N，第二晶体管402的第一极接收正相时钟信号CK，第三晶体管403的栅极耦接至驱动电路41，第三晶体管403的第二极耦接至一电源VSS，第三晶体管403的第一极耦接至第二晶体管402的栅极。另一第三晶体管413的栅极耦接至另一驱动电路42，第三晶体管413的第二极耦接至电源VSS，第三晶体管413的第一极耦接至第二晶体管402的栅极。
接着详述第一驱动电路41的结构。第四晶体管404的第二极耦接至第三晶体管403的栅极，第四晶体管404的第一极接收反相时钟信号XCK。第五晶体管405的栅极接收输入信号N-1，第五晶体管405的第二极耦接至电源VSS，第五晶体管405的第一极耦接至第三晶体管403的栅极。第六晶体管406的栅极接收输出信号N，第六晶体管406的第二极耦接至电源VSS，第六晶体管406的第一极耦接至第三晶体管403的栅极。第七晶体管407的栅极及第一极接收反相时钟信号XCK，第七晶体管407的第二极耦接至第四晶体管404的栅极。第八晶体管408的栅极接收输入信号N-1，第八晶体管408的第二极耦接至电源VSS，第八晶体管408的第一极耦接至第四晶体管404的栅极。第九晶体管409的栅极接收输出信号N，第九晶体管409的第二极耦接至电源VSS，第九晶体管409的第一极耦接至第四晶体管404的栅极。第四晶体管404的第一极及第七晶体管407的栅极及第一极皆接收反相时钟信号XCK，与第二晶体管402的第一极所接收的正相时钟信号CK为反相。
接着详述另一驱动电路42的结构。第四晶体管414的第二极耦接至第三晶体管413的栅极，第四晶体管414的第一极接收正相时钟信号CK。第五晶体管415的栅极接收输入信号N-1，第五晶体管415的第二极耦接至电源VSS，第五晶体管415的第一极耦接至第三晶体管413的栅极。第六晶体管416的栅极接收输出信号N，第六晶体管416的第二极耦接至电源VSS，第六晶体管416的第一极耦接至第三晶体管413的栅极。第七晶体管417的栅极及第一极接收正相时钟信号CK，第七晶体管417的第二极耦接至第四晶体管414的栅极。第八晶体管418的栅极接收输入信号N-1，第八晶体管418的第二极耦接至电源VSS，第八晶体管418的第一极耦接至第四晶体管414的栅极。第九晶体管419的栅极接收输出信号N，第九晶体管419的第二极耦接至电源VSS，第九晶体管419的第一极耦接至第四晶体管414的栅极。第四晶体管414的第一极及第七晶体管417的栅极及第一极皆接收正相时钟信号CK，与第二晶体管402的第一极所接收的正相时钟信号CK为同相。
第十一晶体管421的栅极耦接至一第N+1级移位寄存器的输出端(未绘示)，第十一晶体管421的第二极耦接至电源VSS，第十一晶体管421的第一极耦接至第二晶体管402的栅极。第十二晶体管422的栅极接收反相时钟信号XCK，第十二晶体管422的第二极耦接至电源VSS，第十二晶体管422的第一极耦接至第二晶体管402的第二极。第十三晶体管423的栅极耦接至第三晶体管413的栅极(未绘示)，第十三晶体管423的第二极耦接至电源VSS，第十三晶体管423的第一极耦接至第二晶体管402的第二极。第十四晶体管424的栅极耦接至第N+1级移位寄存器的输出端(未绘示)，第十四晶体管424的第二极耦接至电源VSS，第十四晶体管424的第一极耦接至第二晶体管402的第二极。
由图4C中可知，本实施例的节点N5仅须驱动晶体管402，故可提供其较高的电压电平，使其输出较为稳定、无延迟的现象。由于较为稳定，显示装置的寿命得以延长。
以下将分析图1所描绘的现有技术与利用第一实施例的移位寄存器阵列的模拟结果。两者的移位寄存器阵列各含有22级移位寄存器，两者的第一级移位寄存器皆使用图5所描绘的电源Vst值来触发。同时，两者的正相时钟信号CK皆使用图6所描绘的正相时钟。
图7A及图7B分别表示现有技术与第一实施例的移位寄存器阵列在上述电源值及时钟时，第五级移位寄存器的上拉晶体管的栅极电压值，亦即第一实施例的节点N5的电压值。比较图7A及图7B可知，相较于现有技术，第一实施例的上拉晶体管的栅极有较高的电压值，特别是在图中虚线71及72所圈之处。此结果是因第一实施例的上拉晶体管的栅极端的负载较少。
此外，测量移位寄存阵列的第五级移位寄存器的输出电压值，亦即第一实施例的节点N的电压值可得，现有技术所需的上拉时间为tr＝6.81us、下拉时间tf＝4.7us、而最高电压值为24.48V。第一实施例所需的上拉时间为tr＝4.78us、下拉时间tf＝4.03us、而最高电压值为25.86V。由这些数字可知，第一实施例所需的上拉时间与下拉时间均较短，且最高的电压值亦较高。
由图7A、7B以及测量所得的数字可知，由于使用输入信号、输出信号、及时钟信号供给驱动电路所需的信号，第一实施例的上拉晶体管的栅极端负载较少，故可使上拉晶体管有较好的效能，同时也使移位寄存器的输出较佳。
本发明的第二实施例亦为一显示装置，与第一实施例不同处在于移位寄存器的结构。图8描绘第二实施例的移位寄存器8。更详细来说，移位寄存器8与移位寄存器4的差别在于移位寄存器8的第一驱动电路81更包含一第十晶体管810，以及第二驱动电路82更包含另一第十晶体管820。此二第十晶体管810及820分别用以降低节点N2及节点N3的电压。其原理在于，节点N2及N3的电压是由第七晶体管407及第七晶体管417所产生，故其信号大致与反相时钟信号XCK及正相时钟信号CK相同。是故，在此二节点处分别加入反相的晶体管，可增加其放电路径。
此二第十晶体管810及820皆为N型晶体管，皆具有一栅极、一第一极以及一第二极。其中，第一极为漏极，且第二极为源极。具体而言，第十晶体管810的栅极接收正相时钟信号CK，第十晶体管810的第二极耦接至电源VSS，第十晶体管810的第一极耦接至第四晶体管404的栅极。第十晶体管810的栅极所接收的正相时钟信号CK与该第四晶体管404所接收的反相时钟信号XCK为反相。第十晶体管820的栅极接收反相时钟信号XCK，第十晶体管820的第二极耦接至电源VSS，第十晶体管810的第一极耦接至第四晶体管414的栅极。第十晶体管820的栅极所接收的正相时钟信号CK与第四晶体管414所接收的反相时钟信号XCK为亦反相。
以下将分析第一实施例与第二实施例的移位寄存器阵列的模拟结果。两者的移位寄存器阵列各含有22级移位寄存器，两者的第一级移位寄存器皆使用图5所描绘的电源Vst值。同时，两者的正相时钟信号CK皆使用图6所描绘的正相时钟。
图9A及图9B分别表示第一实施例的移位寄存阵列与第二实施例的移位寄存阵列的第五级移位寄存器在节点N2的电压值。由图中可知，第二实施例的节点N2有较低的电压值，尤其是虚线922所圈之处与相对的虚线921所圈之处，以及虚线924所圈之处与相对的虚线923所圈之处，其差异更为显著。此外，在波形下拉部份，第二实施例相较于第一实施例更可将其控制在0V以下，如虚线925与虚线926所圈之处，以及虚线927与928所示。
此外，测量移位寄存阵列的第五级移位寄存器的输出电压值可知，第一实施例所需的上拉时间为tr＝4.78us、下拉时间tf＝4.03us、而最高电压值为25.86V。第二实施例所需的上拉时间为tr＝4.7us、下拉时间tf＝3.95us、而最高电压值为25.88V。后者，有放电晶体管移位寄存器所需的上拉时间与下拉时间均较短，且最高的电压值亦较高。
在此要强调的是，第一实施例及第二实施例中的N型晶体管皆可替换为P型晶体管。当晶体管为P型时，第一极为源极，且第二极为漏极。
综上所述，使用第一实施例的移位寄存器的配置方式，亦即利用不同的信号组合做为驱动电路的信号来源，可降低晶体管所需承受的偏压。此外，加上放电元件第十晶体管810及820，如第二实施例的描述，可降低驱动电路的部分节点的电压。藉由此二种方式，本发明加强了整体移位寄存器的效能，使得使用此种设计的移位寄存器的面板寿命得以增长。
惟上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟于此项技艺的人士均可在不违背本发明的技术原理及精神的情况下，对上述实施例进行修改及变化。因此本发明的权利保护范围应如本发明的申请专利范围所列。

Claims (19)

1.一种移位寄存器，包含：
一第一晶体管，具有一栅极、一第二极以及一第一极，其中，该第一晶体管的该栅极及该第一极接收一输入信号；
一第二晶体管，具有一栅极、一第二极以及一第一极，其中，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号；
一第三晶体管，用以拉下该第二晶体管的该栅极的电压电平；以及
一驱动电路，因应该输入信号及该输出信号以决定该第三晶体管的开关状态。
2.如权利要求1所述的移位寄存器，其中，该第三晶体管具有一栅极、一第二极以及一第一极，该第三晶体管的该栅极耦接至该驱动电路，该第三晶体管的该第二极耦接至一电源，该第三晶体管的该第一极耦接至该第二晶体管的该栅极。
3.如权利要求2所述的移位寄存器，该驱动电路包含：
一第四晶体管，具有一栅极、一第二极以及一第一极，该第四晶体管的该第二极耦接至该第三晶体管的该栅极，该第四晶体管的该第一极接收一第二时钟信号；
一第五晶体管，具有一栅极、一第二极以及一第一极，该第五晶体管的该栅极接收该输入信号，该第五晶体管的该第二极耦接至该电源，该第五晶体管的该第一极耦接至该第三晶体管的该栅极；以及
一第六晶体管，具有一栅极、一第二极以及一第一极，该第六晶体管的该栅极接收该输出信号，该第六晶体管的该第二极耦接至该电源，该第六晶体管的该第一极耦接至该第三晶体管的该栅极。
4.如权利要求3所述的移位寄存器，该驱动电路更包含：
一第七晶体管，具有一栅极、一第二极以及一第一极，该第七晶体管的该栅极及该第一极接收该第二时钟信号，该第七晶体管的该第二极耦接至该第四晶体管的该栅极；
一第八晶体管，具有一栅极、一第二极以及一第一极，该第八晶体管的该栅极接收该输入信号，该第八晶体管的该第二极耦接至该电源，该第八晶体管的该第一极耦接至该第四晶体管的该栅极；以及
一第九晶体管，具有一栅极、一第二极以及一第一极，该第九晶体管的该栅极接收该输出信号，该第九晶体管的该第二极耦接至该电源，该第九晶体管的该第一极耦接至该第四晶体管的该栅极。
5.如权利要求4所述的移位寄存器，其中，该驱动电路更包含一第十晶体管，该第十晶体管具有一栅极、一第二极以及一第一极，该第十晶体管的该栅极接收一第三时钟信号，该第十晶体管的该第二极耦接至该电源，该第十晶体管的该第一极耦接至该第四晶体管的该栅极。
6.一种移位寄存器阵列，具有多个串接的移位寄存器电路，至少一移位寄存器电路包含：
一第一晶体管，具有一栅极、一第二极以及一第一极，其中，该第一晶体管的该栅极及该第一极接收一输入信号；
一第二晶体管，具有一栅极、一第二极以及一第一极，其中，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号；
一第三晶体管，用以拉下该第二晶体管的该栅极的电压电平；以及
一驱动电路，因应该输入信号及该输出信号以决定该第三晶体管的开关状态。
7.如权利要求6所述的移位寄存器阵列，其中，该第三晶体管具有一栅极、一第二极以及一第一极，该第三晶体管的该栅极耦接至该驱动电路，该第三晶体管的该第二极耦接至一电源，该第三晶体管的该第一极耦接至该第二晶体管的该栅极。
8.如权利要求7所述的移位寄存器阵列，该驱动电路包含：
一第四晶体管，具有一栅极、一第二极以及一第一极，该第四晶体管的该第二极耦接至该第三晶体管的该栅极，该第四晶体管的该第一极接收一第二时钟信号；
一第五晶体管，具有一栅极、一第二极以及一第一极，该第五晶体管的该栅极接收该输入信号，该第五晶体管的该第二极耦接至该电源，该第五晶体管的该第一极耦接至该第三晶体管的该栅极；以及
一第六晶体管，具有一栅极、一第二极以及一第一极，该第六晶体管的该栅极接收该输出信号，该第六晶体管的该第二极耦接至该电源，该第六晶体管的该第一极耦接至该第三晶体管的该栅极。
9.如权利要求8所述的移位寄存器阵列，该驱动电路更包含：
一第七晶体管，具有一栅极、一第二极以及一第一极，该第七晶体管的该栅极及该第一极接收该第二时钟信号，该第七晶体管的该第二极耦接至该第四晶体管的该栅极；
一第八晶体管，具有一栅极、一第二极以及一第一极，该第八晶体管的该栅极接收该输入信号，该第八晶体管的该第二极耦接至该电源，该第八晶体管的该第一极耦接至该第四晶体管的该栅极；以及
一第九晶体管，具有一栅极、一第二极以及一第一极，该第九晶体管的该栅极接收该输出信号，该第的晶体管的该第二极耦接至该电源，该第九晶体管的该第一极耦接至该第四晶体管的该栅极。
10.如权利要求9所述的移位寄存器阵列，其中，该驱动电路更包含一第十晶体管，该第十晶体管具有一栅极、一第二极以及一第一极，该第十晶体管的该栅极接收一第三时钟信号，该第十晶体管的该第二极耦接至该电源，该第十晶体管的该第一极耦接至该第四晶体管的该栅极。
11.如权利要求6所述的移位寄存器阵列，其中，该输入信号为前一级的移位寄存器的输出信号。
12.如权利要求6所述的移位寄存器阵列，其中，该输出信号为后一级的移位寄存器的输入信号。
13.一种显示装置，包含：
一显示阵列，具有多个像素；以及
一移位寄存阵列，具有多个移位寄存器，每一个移位寄存器用以驱动该显示阵列的一像素，至少一移位寄存器包含：
一第一晶体管，具有一栅极、一第二极以及一第一极，其中，该第一晶体管的该栅极及该第一极接收一输入信号；
一第二晶体管，具有一栅极、一第二极以及一第一极，其中，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号；
一第三晶体管，用以拉下该第二晶体管的该栅极的电压电平；以及
一驱动电路，因应该输入信号及该输出信号以决定该第三晶体管的开关状态。
14.如权利要求13所述的显示装置，其中，该第三晶体管具有一栅极、一第二极以及一第一极，该第三晶体管的该栅极耦接至该驱动电路，该第三晶体管的该第二极耦接至一电源，该第三晶体管的该第一极耦接至该第二晶体管的该栅极。
15.如权利要求14所述的显示装置，该驱动电路包含：
一第四晶体管，具有一栅极、一第二极以及一第一极，该第四晶体管的该第二极耦接至该第三晶体管的该栅极，该第四晶体管的该第一极接收一第二时钟信号；
一第五晶体管，具有一栅极、一第二极以及一第一极，该第五晶体管的该栅极接收该输入信号，该第五晶体管的该第二极耦接至该电源，该第五晶体管的该第一极耦接至该第三晶体管的该栅极；以及
一第六晶体管，具有一栅极、一第二极以及一第一极，该第六晶体管的该栅极接收该输出信号，该第六晶体管的该第二极耦接至该电源，该第六晶体管的该第一极耦接至该第三晶体管的该栅极。
16.如权利要求15所述的显示装置，该驱动电路更包含：
一第七晶体管，具有一栅极、一第二极以及一第一极，该第七晶体管的该栅极及该第一极接收该第二时钟信号，该第七晶体管的该第二极耦接至该第四晶体管的该栅极；
一第八晶体管，具有一栅极、一第二极以及一第一极，该第八晶体管的该栅极接收该输入信号，该第八晶体管的该第二极耦接至该电源，该第八晶体管的该第一极耦接至该第四晶体管的该栅极；以及
一第九晶体管，具有一栅极、一第二极以及一第一极，该第九晶体管的该栅极接收该输出信号，该第九晶体管的该第二极耦接至该电源，该第九晶体管的该第一极耦接至该第四晶体管的该栅极。
17.如权利要求16所述的显示装置，其中，该驱动电路更包含一第十晶体管，该第十晶体管具有一栅极、一第二极以及一第一极，该第十晶体管的该栅极接收一第三时钟信号，该第十晶体管的该第二极耦接至该电源，该第十晶体管的该第一极耦接至该第四晶体管的该栅极。
18.如权利要求13所述的显示装置，其中，该输入信号为前一级的移位寄存器的输出信号。
19.如权利要求13所述的显示装置，其中，该输出信号为后一级的移位寄存器的输入信号。
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