CN1941323A - 化学机械抛光以及利用其制造半导体器件的方法 - Google Patents

化学机械抛光以及利用其制造半导体器件的方法 Download PDF

Info

Publication number
CN1941323A
CN1941323A CNA2006101266101A CN200610126610A CN1941323A CN 1941323 A CN1941323 A CN 1941323A CN A2006101266101 A CNA2006101266101 A CN A2006101266101A CN 200610126610 A CN200610126610 A CN 200610126610A CN 1941323 A CN1941323 A CN 1941323A
Authority
CN
China
Prior art keywords
insulating film
interlayer insulating
thickness
cmp
measuring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101266101A
Other languages
English (en)
Other versions
CN100463136C (zh
Inventor
郑映锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN1941323A publication Critical patent/CN1941323A/zh
Application granted granted Critical
Publication of CN100463136C publication Critical patent/CN100463136C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供一种CMP方法。根据该CMP方法,在两个或更多层中形成的层间绝缘层被刻蚀以形成沟槽,并且测量该层间绝缘层的两个或更多层的厚度。在沟槽中顺序形成阻挡金属层和金属层。去除金属层的一部分,并且去除部分阻挡金属层和层间绝缘层。之后,再次测量该层间绝缘层的两个或更多层的厚度。

Description

化学机械抛光以及利用其制造半导体器件的方法
技术领域
本发明涉及化学机械抛光(CMP),以及利用其制造半导体器件的方法。
背景技术
CMP是在半导体器件的制造过程期间广泛用作平面化在多层中形成的各层表面的方法。在CMP中,其上附连有CMP垫的磁盘旋转,浆料被供应并涂覆至CMP垫的上端,允许在CMP垫的上部晶片载体上固定的晶片与CMP垫的表面接触,因此利用摩擦和浆料的化学成分平面化晶片表面。
在通常由聚氨酯(polyurethane)形成的CMP垫的表面内形成大量细密的凹槽以引起对于晶片表面的摩擦,因此执行剖光操作,并且允许浆料的快速供应。
当随后执行晶片抛光时,包含在浆料中的研磨剂或者其它类型的外部物质保留在凹槽内,或者凹槽耗尽,这改变了CMP垫的表面。当CMP垫改变时,晶片抛光度即抛光速率降低,因此需要再现CMP垫(称为“调节”)的工艺。
在CMP垫的调节期间,利用其上附连有金刚石的CMP垫打磨机摩擦CMP垫的表面,因此改变的CMP垫表面状态恢复至初始状态。
通过在抛光操作之前和之后光学测量层厚可以知道CMP期间的抛光度。在这种情况下,当光学测量层厚时可产生问题,并从而产生误差。
发明内容
因此,本发明涉及CMP和利用其制造半导体器件的方法,该方法消除了由于现有技术的限制与缺点引起的一个或多个问题。
本发明的目标是提供CMP和利用其制造半导体器件的方法,能够在当光学测量层厚时,通过统一测量多层的厚度以准确测量厚度来提高CMP精确度。
本发明的其它优势、目标以及特征将部分地在随后的说明中阐述,并且当审查下面说明时部分地对于本领域技术人员显而易见,或者可由本发明的实施获知。通过在书面说明和权利要求以及附图中具体指出的结构,可实现并获得本发明的目标和其它优势。
为了根据本发明的目的实现这些目标和其它优势,如同此处广泛地说明和实施,提供一种CMP方法,包括:刻蚀包括两个或更多层的层间绝缘层,以在其中形成沟槽;测量该层间绝缘层的两个或更多层的厚度;在沟槽中顺序形成阻挡金属层和金属层;去除金属层的一部分;去除阻挡金属层和层间绝缘层的部分;以及再次测量该层间绝缘层的两个或更多层的厚度。
在本发明的另一方面,提供一种用于在半导体衬底上执行CMP的方法,在衬底中堆叠具有类型特性的两个或更多绝缘层,该方法包括:在CMP之前测量两个或更多类似绝缘层的厚度;以及在CMP之后再次测量该两个或更多类似绝缘层的厚度。
在本发明的还一方面,提供一种用于制造半导体器件的方法,该方法包括:形成包括第一层间绝缘层、第二层间绝缘层以及第三层间绝缘层的层间绝缘层;刻蚀该层间绝缘层,以在其中形成沟槽;测量第一层间绝缘层的厚度,测量第二层间绝缘层的厚度并且测量第三层间绝缘层的厚度,以初步测量整个层间绝缘层的厚度;在沟槽中顺序形成阻挡金属层和金属层;去除该金属层的一部分并且去除阻挡金属层和第三层间绝缘层的部分,以形成金属线;以及测量第一层间绝缘层的厚度,测量第二层间绝缘层的厚度并且第三层间绝缘层的厚度,以再次测量整个层间绝缘层的厚度。
应当理解,本发明的前述概要说明和下面的详细说明是示例和解释性的,并且是要提供所要求权利的本发明的进一步解释。
附图说明
附图被包括以提供本发明的进一步理解并且构成此申请书的一部分,它们解释本发明的实施例,并且与说明书与一起用于解释本发明的原理。在附图中:
图1A至1D是半导体器件的剖视图,在该半导体器件上根据本发明的实施例执行CMP;
图2是130nm-铜的CMP误差预算分析图;
图3是表示130nm-铜的CMP误差预算范围的图;
图4是表示130nm-铜的CMP量的图;
图5是表示晶片上用于分析的测量点的视图;
图6是工艺期间的总变化图,被分为工艺水平变化和误差变化;
图7是表示晶片上测量点间的变化的图;
图8是表示批次间变化的图;
图9是表示晶片上测量点间变化的图,检查多个实施例;
图10是表示批次间变化的图,检查多个实施例;
图11是表示通过利用测量装置仅测量一个上部层获得的结果的表格;
图12A-12D是表示通过利用测量装置仅测量一个上部层获得的结果的图;
图13是表示通过利用测量装置仅测量一个上部层获得的厚度变化的图;
图14是表示半导体绝缘层的剖视图;
图15是表示通过利用测量装置测量三个上部层获得的结果的表格;
图16A-16D是表示通过利用测量装置测量三个上部层获得的结果的图;
图17是表示通过利用测量装置仅测量三个上部层获得的厚度变化的图;
具体实施方式
下面将详细参考本发明的优选实施例,在附图中说明它们的示例。
将参考图1A至1D说明一种根据本发明实施例制造半导体器件的方法。
首先,参考图1A,绝缘层1堆叠在半导体衬底(未示出)上,在堆叠的绝缘层1中形成沟槽,在绝缘层1上淀积第一阻挡金属层2。之后,利用金属薄层3填充该沟槽,利用CMP去除位于绝缘层1上部的部分金属薄层3和第一阻挡层2,因此完成半导体器件的下部结构。
之后,堆叠氮化硅层4和层间绝缘层5,并且在堆叠的层4和5中形成另一沟槽,如图1A所示。
参考图1B,在沟槽上形成第二阻挡金属层6和铜线7。然后,通过用于去除大量铜部分的第一刻蚀操作形成在图1C中示出的结构。
接下来,通过第二刻蚀操作去除第二阻挡层6的一部分和预定厚度的层间绝缘层5,因此完成图1D中所示的半导体器件。
为了在通过上述工艺形成半导体器件时计算CMP期间的抛光量,在图1A和图1D的操作中测量层厚,并利用测量的厚度之间的差来计算抛光量。
此时,在现有技术中,在图1A和图1D的操作中仅测量第三层间绝缘层5-3的厚度,但是根据本发明,在图1A和图1D的操作中测量层间绝缘层5的整个厚度,并且利用测量厚度之间的差来计算抛光量。
在层间绝缘层5中,参考图14,位于最上层内的第三层间绝缘层5-3由P-SiH4形成,位于第三层间绝缘层5-3下面的第二层间绝缘层5-2由掺氟硅玻璃(FSG)形成,并且位于第二层间绝缘层5-2下面的第一层间绝缘层5-1由未掺杂的硅酸盐玻璃(USG)形成。由SiN(热氮)形成的氮化硅层4位于第一层间绝缘层5-1下面。
当在层间绝缘层5中USG、FSG以及P-SiH4分别形成至约400-600、约4000-6000和100-2000的厚度时,可适当地执行CMP工艺。
例如,参考图14,第三层间绝缘层5-3形成至1000的厚度,第二层间绝缘层5-2形成至约4800的厚度,并且第一层间绝缘层5-1形成至500的厚度。
另外,在第一层间绝缘层5-1下面由SiN(热氮)形成的氮化硅层4形成至600-800的厚度,以适当地作为用于沟槽刻蚀的较低阻挡层。
例如,氮化硅层4可形成至700的厚度。
与此同时,利用光学方法测量层厚。第一至第三层间绝缘层具有类似的属性,并且由除了各层间边界以外的部分反射大量的光(由图14中的R说明)。
因此,由于在测量第三层间绝缘层5-3的厚度时出现误差,可使用具有类似特性的整个层间绝缘层5的厚度。
下面将说明当使用现有技术时出现的问题和当使用本发明时的改善。
参考图1B和1D,铜CMP工艺利用两个操作制造铜金属线。在第一操作中,去除大量的铜。在第二操作中,去除阻挡金属层6和层间绝缘层5的预定部分,以防止金属层之间的短路。
铜CMP工艺的性能由去除速率(RR)和非均匀度(NU)评价,其中去除速率确定在第二操作中去除的层间金属层5的量,并且非均匀度(UN)表示抛光之后的整个晶片表面的不规则性。
当CMP工艺期间抛光量不够时,在层间绝缘层5上剩余的金属引起线路间的短路。另一方面,当抛光量过度时,层间绝缘层5的损耗量增加,这改变了电阻并且影响器件特性。
另外,当定义晶片平面化程度的NU增加时,处理余量减小,因此光刻工艺,其为后续工艺的性能降低。另外,由于金属局部剩余的概率增加,所以CMP工艺的性能降低。
因此,重要的是保持恒定的RR和NU,它们是CMP工艺在生产效率方面的性能评价因数。因此,必须执行铜CMP工艺的误差预算的分析与改善。
铜CMP工艺的误差预算由式1定义:
ErrorBudget = A + B 2 + C 2 , . . . . . . 式1
其中A(max WIW NU):在所有晶片的九个点处的NU值的最大值,B(max WTW NU):批次中晶片间NU值的最大值,以及C(maxLTL NU):所有批次的平均NU值。
如式1所示,通过在晶片内(WIW)、晶片间(WTW)以及批次(lot)间(LTL)出现的NU值中选择最大值,并且计算所选最大值的RMS(均方根)获得误差预算。该误差预算表示在CMP工艺期间出现NU值的最大范围。因此,误差预算的分析表明可以偏离的最大规范(specification)。
图2表示利用上述方法计算的铜CMP误差预算。该误差预算的计算基于应用铜CMP工艺的产品的内嵌数据。
上面的误差预算分析表示在当前的铜CMP工艺中,在多个父组D1-D5中包含的所有层具有偏离中心42-53%(规范中为30-30%)的误差预算。在图3中示出的分析的意义。
图3指出最大偏离规范10.5%的产品可根据当前的铜CMP工艺进行批量生产。
然而,不像上述误差预算分析,用作铜CMP工艺管理因数的抛光量分析表示在图4中示出的结果。
图4表示批量生产中半导体产品三个月来的平均抛光量。参考图4,CMP工艺的平均抛光量保持在规范的中心值(父组D1:575±175,父组D2-D5:450±150)。在当前的铜CMP工艺中,平均抛光量由整个晶片表面上九个点处的测量厚度管理。
因此,当前管理的平均抛光量并不足以在CMP工艺期间估计偏离规范的缺陷的出现。因此,应当分析并且管理铜CMP误差预算,以减少偏离规范的产品,并且生产高质量的产品。
由于通过WIW、WTW和LTL的最大NU值计算预测CMP工艺最差状态的误差预算,所以该误差预算受到极大偏离规范范围的一个或两个点处的值的极大影响。
因此,应当对于每一测量位置分析出现的误差,并且检查其原因,以准确地分析该铜CMP工艺。为了检查原因,方差分析(ANOVA),其为一种统计分析方法,用于将在铜CMP工艺期间测量的抛光量的变化因数分为由于工艺因数的变化因数和由于误差的变化因数。
为了检查显著差别和在CMP工艺期间出现的抛光量的变化因数,根据位于晶片径向上相同位置的四个点处的抛光量,执行ANOVA分析,其为统计分析。
图5表示厚度测量位置。在图5中,在图5的测量位置测量的九个点处的数据中,位于相同半径位置的点1、5、6和9处的抛光量的显著差别已经被测量。
CMP工艺利用当垫片和晶片彼此相对旋转时生成的摩擦去除材料,并且在晶片的径向具有相同的线性速度。因此,CMP在晶片的径向具有相同的RR。
因此,在预计具有相似RR的晶片的相同半径位置,对于抛光量执行ANOVA分析。通过此统计分析,在CMP工艺期间生成的总变化因数(SStotal)被分为实际的处理因数变化(Ssprocess)和误差因数变化(Sserror),如图6所示。
表1
量的方差分析,利用供测试的经调整的SS
  源   DF   Seq SS   Adj SS   Adj MS   F   P
  批次   53   1451970   1451778   27392   5.49   0.000
  槽   2   9806   9737   4868   0.98   0.377
  点   3   120175   120175   40058   8.03   0.000
  误差   588   2931939   2931939   4986
  合计   646   4513891
表1表示铜CMP的抛光量的ANOVA结果。为每一批次、每一槽以及每一点利用ANOVA的抛光量分析表明,批次间和点间具有0.05或者更小的P值并从而具有显著的差别,以及槽间不具有显著的差别。因此,在表2和3中检查批次间和点间的数据方差因数,它们通过ANOVA显示出显著的差别。
表2
单向ANOVA;数量对点
  源   DF   SS   MS   F   P
  点   3   121237   40412   5.92   0.001
  误差   643   4392654   6831
  合计   646   4513891
表3
单向ANOVA;数量对批次
  源   DF   SS   MS   F   P
  批次   53   1451970   27396   5.31   0.000
  误差   593   3061920   5163
  合计   646   4513891
表2和3表示点间和批次间的抛光量具有0.05或者更少的P值,并从而具有显著的差别。另外,表2和3示出具有显著差别的总变化的工艺因数变化和误差因数变化的比率。
ANOVA是用于检查数据变化(扩散)是由于某条件导致的方法。这可利用分析结果的MS值进行检查。参考表2和3,MS值区别所有数据变化因数中的点间变化、批次间变化以及错误因数变化。
图7和图8表示这些变化因数的比率。
上面的分析结果表明,对于在铜CMP工艺期间在晶片的相同半径点处的抛光量变化有影响的因数包括工艺因数变化和误差因数变化,并且误差因数变化占据全部变化的相当部分14-16%。因此,重要的是在铜CMP误差预算分析中准确地检查和调节误差因数变化。
利用与在图5至8中采用的相同分析方法,对于其它采样组检查铜CMP中抛光量的误差变化因数。在图9和10中示出了该误差变化因数。
图9和10表示在采样组中包含的所有数据具有显著的差别并且误差因数变化占据了总变化因数的大部分2-36%。
上面的统计结果表示在铜CMP期间位于晶片相同半径点的四个点处的抛光量具有显著的差别。该差别对于产品质量和效率具有影响。因此,非常重要的是生成高质量的产品,以管理和分析对于抛光量有影响的因数。
因此,执行对于可引起此差别的误差变化生成因数的分析。该误差变化因数可粗略地分为CMP工艺因数和测量设备因数。为了降低误差变化因数,应当降低CMP工艺因数的影响。为此目的,应当仔细检查测量设备的误差因数。
为了这一目的,执行用于光学探测器,其为一种测量设备的量具(gage)可重复性与可再生性(R&R)。执行一项试验,利用薄膜1bay设备在CMP操作之前测量厚度,并且利用两个光学探测设备在抛光之后测量厚度。
一次测量五个晶片,并且改变顺序再次测量。图11表示量具R&R结果。利用上述方法分析晶片相同半径位置处的抛光量。
图11是表示利用测量装置仅测量一个上部层获得的结果的表格。
参考示出%分量计算基础的图11A,2%或更低是极好、2-7.7%是良好,7.7%或更高是差。
参考示出量具R&R计算基础的图11B,10%或更低是极好、10-30%是良好%,30%或更高是差。
图11的分析结果表明%分量是7.7%或更高(42.55%),%量具R&R是30%或更高,这说明需要测量器具的改善。
另外,在对于图12A中的每一部位(测量点)出现的总变化中,由量具占据的比率是42.55%,而通过CMP工艺生成的部位间变化比率是57.45%。另外,测量设备间30.06%的可再生性占据测量设备中比12.48%的可重复性更大的部分。
图12B是表示测量设备间变化的视图,并且表示当偏离范围的点的数量小时,测量设备间的差别小。根据分析结果,由于偏离范围的值存在,所以在测量设备间存在差别。
图12C是部位间的差别,其中位于范围内的点是测量设备的误差,而位于范围外的点是部位间的差别。分析结果表明,测量设备导致很多误差。
图12D表示部位与测量设备间的交互。当两条线重合时,测量设备根据部位的变化不同地测量,这意味着正常地执行测量。然而,分析结果表明,测量设备并未不同地测量部位的变化,这意味着在测量设备中存在很多错误。
图13表示当在CMP操作之前和之后执行测量时,通过反复测量一个相同的测量点(点No.8)得到的厚度。
从图13可知,即使通过测量相同晶片的相同点,测量设备提供85的最大差别。这落在300的29%上,其为CMP规范范围(450±150)。该差别表明,用于评价130nm铜CMP性能的当前测量设备具有大量误差。
根据均匀性数据计算用于评价CMP工艺的误差预算分析。因此,在测量设备中出现的每一点的误差可降低均匀性,与可靠性不同,这可降低CMP工艺误差预算。
因此,需要通过CMP工艺的误差预算分析理解工艺特性,并且改善测量设备,以找到改善点。
如上所述,用于评价当前铜CMP性能的抛光量包含大量的测量设备的误差部分。这是从测量设备特性产生误差出现的原因。测量设备通过光学测量方法,利用材料相对于光的折射系数计算材料的厚度。该折射系数是材料的唯一特性。
然而参考图14,当前使用的绝缘层材料全都是具有类似折射系数的氧化物。因此,在当前铜CMP工艺中使用的测量设备并未准确地区分材料间的边界。当前铜CMP工艺仅利用第三层间绝缘层P-SiH4的厚度计算抛光量。
因此参考图14,计算铜CMP抛光量的点还包含可在测量设备中出现的误差(参考图14的R)。
为了降低在不能准确区分相似氧化物层的点出现的误差,根据通过分别求和测量的三个氧化物层(第一至第三层间绝缘层)的厚度获得的值,利用新的测量方法再次执行量具R&R。新测量方法的结果在图15中示出。
图15是表示通过利用测量装置测量三个上部层获得的结果的表格。
参考示出分量%计算基础的图15A,2%或更低是极好、2-7.7%是良好,7.7%或更高是差。参考示出%量具R&R计算基础的图14B,10%或更低是极好、10-30%是良好,30%或更高是差。
参考图15,当仅利用第三层间绝缘层的厚度进行分析时,分量值是42.55%,这需要量具的改善。另一方面,当利用求和三个相似氧化物层(第一至第三层间绝缘层)厚度的新测量方法进行分析时,分量值是0.76%,%量具R&R是8.69%,因此可重复性(其为测量设备的误差因数)被显著地提高至极好的状态。
另外,参考图16A,量具占据的比率是16.35%,而通过CMP工艺产生的部位间变化比在每一部位(测量点)出现的总变化中是83.65%,这表明,与现有技术方法相比,量具误差降低了26.02%。
参考图16B,由于大多数数据分布在范围之外,所以部位间误差大于测量设备误差。参考图16C,由于大多数数据分布在范围之外,所以测量设备误差大多不存在于总变化之中。
另外,参考图16D,两个测量设备不同地测量其它部位,这意味着可以大量地降低测量设备误差因数。
通过新的测量方法显著地改善了表示测量设备本身误差的可重复性,但是表示两个设备间的误差的可再生性在总变化中占据了15.59%,这表明仍然需要改善。
如上所述,当通过求和三个氧化物层(第一至第三层间绝缘层)的厚度管理CMP处理的抛光量时,总变化因数的测量设备变化因数可以大量地降低,因此可以避免工艺因数变化。另外,可以判断出当执行两个测量设备的校正测量值的改善操作时,甚至可以更加降低量具误差。
图17表示当根据本发明求和三个氧化物层(第一至第三层间绝缘层)的厚度时,每一点No.8的厚度变化。在图17中,采用与图13中相同的数据,但是测量数据变化具有15的最大值,与现有技术相比,降低了70,这导致测量误差的大量降低。
利用求和三个氧化物层(第一至第三层间绝缘层)的新测量方法分析数据非常好的原因是,当求和三个氧化物层(第一至第三层间绝缘层)时由边界不准确导致的误差消失。在仅利用第三层间绝缘层,其为最上层进行分析的情况下,当划分测量层时出现边界的不准确。
根据上述分析结果,为了降低铜CMP工艺的误差生成因数中的测量设备误差,并且为了区分工艺因数变化,应当利用三个氧化物层(第一至第三层间绝缘层)测量并保持要抛光的厚度。
本发明具有下列效果。
根据本发明,利用第一至第三层间绝缘层的整个厚度测量并管理抛光量,因而可以区分工艺因数变化和误差因数变化。因此,如果必要的话,可以仅分析工艺因数变化。因此,误差降低而可靠性提高,这促进了通过不断的工艺改善提高生产率。
可在本发明中进行各种修改和变形,这对于本领域技术人员显而易见。从而,本发明旨在涵盖本发明的修改与变形,如果这些修改与变形落入所附权利要求及其等效的范围。

Claims (20)

1.一种CMP(化学机械抛光)方法,包括:
刻蚀包括两个或更多层的层间绝缘层,以在其中形成沟槽;
测量所述层间绝缘层的两个或更多层的厚度;
在所述沟槽中顺序形成阻挡金属层和金属层;
去除所述金属层的一部分;
去除部分所述阻挡金属层和所述层间绝缘层;以及
再次测量所述层间绝缘层的两个或更多层的厚度。
2.权利要求1所述的方法,其中所述层间绝缘层由基于氧化物的绝缘层形成。
3.权利要求1所述的方法,其中所述层间绝缘层包括三个层。
4.权利要求3所述的方法,其中所述层间绝缘层包括第一淀积氧化物层、第二淀积氧化物层以及第三淀积氧化物层。
5.权利要求3所述的方法,其中所述层间绝缘层包括USG(未掺杂的硅酸盐类)、FSG(掺杂氟的硅玻璃)以及P-SiH4
6.权利要求5所述的方法,其中所述USG形成至400-600的厚度,所述FSG形成至4000-6000的厚度,并且所述P-SiH4形成至100-2000的厚度。
7.权利要求1所述的方法,进一步包括在所述层间绝缘层的较低部分中形成SiN。
8.权利要求7所述的方法,其中所述SiN形成至600-800的厚度。
9.一种在半导体衬底上执行CMP的方法,在该半导体衬底中堆叠具有类似特性的两个或更多绝缘层,该方法包括:
在CMP之前测量所述两个或更多类似绝缘层的厚度;以及
在CMP之后再次测量所述两个或更多类似绝缘层的厚度。
10.权利要求9所述的方法,其中在所述两个或更多类似绝缘层的上表面上形成金属层之前,执行在CMP之前测量所述两个或更多类似绝缘层的厚度。
11.权利要求9所述的方法,其中在所述两个或更多类似绝缘层中形成沟槽之后,执行在CMP之前测量所述两个或更多类似绝缘层的厚度。
12.权利要求9所述的方法,其中测量所述两个或更多类似绝缘层的厚度包括单独测量所述绝缘层的厚度,以及测量整个绝缘层的厚度。
13.权利要求9所述的方法,其中所述两个或更多类似绝缘层是氧化物层。
14.一种用于制造半导体器件的方法,该方法包括:
形成包括第一层间绝缘层、第二层间绝缘层以及第三层间绝缘层的层间绝缘层;
刻蚀所述层间绝缘层,以在其中形成沟槽;
测量所述第一层间绝缘层的厚度,测量所述第二层间绝缘层的厚度以及测量所述第三层间绝缘层的厚度,以初步测量整个层间绝缘层的厚度;
在所述沟槽中顺序形成阻挡金属层和金属层;
去除所述金属层的一部分,并且去除部分所述阻挡金属层和所述第三层间绝缘层,以形成金属线;以及
测量所述第一层间绝缘层的厚度,测量所述第二层间绝缘层的厚度以及测量所述第三层间绝缘层的厚度,以再次测量整个层间绝缘层的厚度。
15.权利要求14所述的方法,其中所述第一至第三层间绝缘层的每一个由基于氧化物的绝缘层形成。
16.权利要求14所述的方法,其中所述第一层间绝缘层包括USG,所述第二层间绝缘层包括FSG,并且所述第三层间绝缘层包括P-SiH4
17.权利要求16所述的方法,其中所述USG形成至400-600的厚度,所述FSG形成至4000-6000的厚度,并且所述P-SiH4形成至100-2000的厚度。
18.权利要求14所述的方法,进一步包括在所述层间绝缘层的较低部分中形成SiN。
19.权利要求18所述的方法,其中所述SiN形成至600-800的厚度。
20.权利要求14所述的方法,其中所述金属层由铜形成。
CNB2006101266101A 2005-08-30 2006-08-30 化学机械抛光以及利用其制造半导体器件的方法 Expired - Fee Related CN100463136C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050080011 2005-08-30
KR1020050080011A KR100602101B1 (ko) 2005-08-30 2005-08-30 화학 기계적 연마(cmp)하는 방법

Publications (2)

Publication Number Publication Date
CN1941323A true CN1941323A (zh) 2007-04-04
CN100463136C CN100463136C (zh) 2009-02-18

Family

ID=37184231

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101266101A Expired - Fee Related CN100463136C (zh) 2005-08-30 2006-08-30 化学机械抛光以及利用其制造半导体器件的方法

Country Status (3)

Country Link
US (1) US7605074B2 (zh)
KR (1) KR100602101B1 (zh)
CN (1) CN100463136C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521171B (zh) * 2008-02-25 2012-09-05 株式会社迪思科 切削刀片检测机构
CN106206342A (zh) * 2015-04-30 2016-12-07 中芯国际集成电路制造(上海)有限公司 一种晶圆厚度的测量方法
CN108788940A (zh) * 2018-06-26 2018-11-13 上海华力微电子有限公司 化学机械研磨设备工艺能力的监控方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102190654B1 (ko) * 2014-04-07 2020-12-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3558794B2 (ja) 1996-09-27 2004-08-25 株式会社荏原製作所 半導体ウエハーの研磨方法及び研磨装置
US6914000B2 (en) * 2001-09-04 2005-07-05 Matsushita Electric Industrial Co., Ltd. Polishing method, polishing system and process-managing system
JP2004158523A (ja) 2002-11-05 2004-06-03 Mitsubishi Electric Corp 埋め込み材厚の測定方法、並びにこれを用いた埋め込み材厚調整方法と半導体装置の製造方法
US6717265B1 (en) * 2002-11-08 2004-04-06 Intel Corporation Treatment of low-k dielectric material for CMP
KR100500573B1 (ko) * 2003-07-01 2005-07-12 삼성전자주식회사 금속 배선 및 그 제조 방법, 금속 배선을 포함하는 이미지소자 및 그 제조 방법
US6992003B2 (en) * 2003-09-11 2006-01-31 Freescale Semiconductor, Inc. Integration of ultra low K dielectric in a semiconductor fabrication process
US6869836B1 (en) * 2003-09-26 2005-03-22 Taiwan Semiconductor Manufacturing Co., Ltd ILD stack with improved CMP results

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521171B (zh) * 2008-02-25 2012-09-05 株式会社迪思科 切削刀片检测机构
CN106206342A (zh) * 2015-04-30 2016-12-07 中芯国际集成电路制造(上海)有限公司 一种晶圆厚度的测量方法
CN108788940A (zh) * 2018-06-26 2018-11-13 上海华力微电子有限公司 化学机械研磨设备工艺能力的监控方法

Also Published As

Publication number Publication date
US20070049027A1 (en) 2007-03-01
KR100602101B1 (ko) 2006-07-19
US7605074B2 (en) 2009-10-20
CN100463136C (zh) 2009-02-18

Similar Documents

Publication Publication Date Title
Stine et al. Rapid characterization and modeling of pattern-dependent variation in chemical-mechanical polishing
CN1226591C (zh) 确定非对称形状的电路结构的方法
US8078306B2 (en) Polishing apparatus and polishing method
CN109968186B (zh) 基于光谱的化学机械抛光在线终点检测方法
CN1340210A (zh) 半导体晶片磨光的方法和系统
CN1711632A (zh) 采用整合测量以增进介电质蚀刻效率的方法和设备
CN1941323A (zh) 化学机械抛光以及利用其制造半导体器件的方法
CN1742365A (zh) 量化晶片非均匀性和图形研究重要性的用户界面
CN101047109A (zh) 使用频谱检测的关键尺寸控制方法
CN1246125C (zh) 用于化学机械抛光的端点检测系统
US6965809B2 (en) Method for characterizing and simulating a chemical mechanical polishing process
US20110112678A1 (en) Advanced process control for new tapeout product
US7332360B2 (en) Early detection of metal wiring reliability using a noise spectrum
CN1561453A (zh) 在铜大马士革技术中用于估计凹陷和侵蚀效应的测试结构
US6629879B1 (en) Method of controlling barrier metal polishing processes based upon X-ray fluorescence measurements
CN105563299B (zh) 金属的化学机械研磨方法
US7767471B2 (en) Auto routing for optimal uniformity control
CN1156892C (zh) 曝光掩模及其制造方法以及半导体器件的制造方法
US20070082490A1 (en) Apparatus of chemical mechanical polishing and chemical mechanical polishing process
CN1620357A (zh) 计算过度抛光时间和/或最后抛光步骤的抛光时间以控制衬底化学机械式抛光工艺的方法及系统
CN1518087A (zh) 布线图形埋入检查方法、半导体器件制造方法及检查装置
US20050014299A1 (en) Control of metal resistance in semiconductor products via integrated metrology
US9297773B2 (en) X-ray fluorescence analysis of thin-film coverage defects
CN1645588A (zh) 监控ic加工的方法与系统
JP2003324089A (ja) 半導体素子表面の検査方法および検査装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090218

Termination date: 20120830