CN1929310B - 相位检测装置及其方法 - Google Patents

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Abstract

一种相位检测装置，包括模拟数字转换器、内插器、以及判断单元。模拟数字转换器接收模拟信号，且根据多个数字取样点来将模拟信号转换为数字信号。内插器根据预设数量的数字取样点来产生多个内插点，内插器执行每一次内插时，在预设数量的多个边界点间内插一个内插点，并根据每一内插点的值的符号或对应的边界点之一的值的符号输出选择信号，其中，预设数量的数字取样点相邻于零交越点。判断单元根据选择信号获得零交越点的相位。

Description

相位检测装置及其方法
技术领域
本发明是有关于一种相位检测装置及其方法，特别是用以在模拟数字转换后检测零交越点(zero crossing point)的相位。
背景技术
一般电子装置总是需要将模拟信号转换为数字信号，以继续后续的信号处理。在模拟数字转换的过程中，模拟数字转换器在每一取样时钟的上升缘对模拟信号取样一次。在理想的情况下，模拟信号的多个零交越点(zero crossingpoint)与取样时钟的多个上升缘相符合。然而，由于不完美的波形或是任何发生在电子装置内的问题，使得在零交越点与对应的取样时钟的上升缘间出现相位差。此相位差称为抖动量(jitter)，它影响了数字信号的品质。因此，需要相位检测器来检测抖动量或模拟信号的零交越点，藉此可调整数字信号。
发明内容
本发明提供一种相位检测装置，其包括模拟数字转换器、内插器、以及判断单元。模拟数字转换器接收模拟信号，且根据多个数字取样点来将模拟信号转换为数字信号。内插器在预设数量的数字取样点间内插多个内插点，内插器执行每一次内插时，在预设数量的多个边界点间内插一个内插点，并根据每一内插点的值的符号或对应的边界点之一的值的符号输出选择信号，其中，预设数量的数字取样点相邻于零交越点。判断单元根据选择信号获得零交越点的相位。
在一些实施例中，，当所述的内插器内插所述的内插点中一第一内插点时，所述的边界点为预设数量的所述的数字取样点。
在一些实施例中，当内插器产生所述的第一内插点的下一者时，所述的边界点改变且接近于所述的零交越点。
在一些实施例中，所述的内插器包括串接的多个检测单元，每一该检测单元包括预设数量的多个输入端以及预设数量的多个输出端，预设数量的所述的输入端分别接收预设数量的所述的边界点的值，且每一所述的检测单元的预设数量的所述的输出端分别耦接下一所述的检测单元的预设数量的所述的输入端。
在一些实施例中，所述的输出端之一输出对应的内插点的值，以作为下一所述的检测单元的所述的边界点之一的值。
在一些实施例中，每一所述的检测单元包括：一内插单元，接收所述的边界点的值，决定介于相邻于所述的零交越点的一第一及第二边界点间对应的内插点，且输出对应的该内插点的值以作为下一所述的检测单元的所述的边界点之一的值；一零交越选择单元，接收来自所述的内插单元的对应的内插点的值以及第一边界点的值，判断对应的该内插点的值的符号与该第一边界点的值的符号是否相同，且根据判断结果通过所述的检测单元的一附加输出端来输出所述的选择信号；以及一多任务器，接收所述的边界点的值，且根据所述的选择信号以输出所选择的该边界点的值，以作为下一所述的检测单元的所述的边界点之一的值。
在一些实施例中，当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相同时，所述的多任务器输出所述的第二边界点，且当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相异时，所述的多任务器输出所述的第一边界点。
在一些实施例中，其中，所述的判断单元以一译码器来实施，且该译码器以XOR运算来计算所述的选择信号，以获得所述的零交越点的相位。
在一些实施例中，所述的判断单元以一检索表来实施，且该检索表收集多个相位，并根据所述的选择信号来选出所述的零交越点的对应相位。
在一些实施例中，所述的判断单元包括一计算器，接收所述的选择信号以及预设数量的所述的数字取样点的相位，且该计算器根据所述的选择信号来计算所述的零交越点的相位。
在一些实施例中，相位检测装置更包括一锁相回路电路，用以接收所述的数字信号，并产生与该数字信号同步的一时钟，以作为所述的模拟数字转换器的一取样时钟，其中，所述的判断单元所获得的所述的零交越点的相位等于与该零交越点相关的一抖动量。
在一些实施例中，相位检测装置更包括一写入指针产生器，用以接收所述的抖动量，并根据该抖动量而产生用于一光驱的写入策略。
在一些实施例中，相位检测装置更包括一伺服校准单元，用以接收所述的抖动量，并根据该抖动量来校准一光驱的伺服参数。
本发明提供一种相位检测方法，包括：
接收一模拟信号；
根据多个数字取样点，将该模拟信号转换为一数字信号；
根据所述的数字取样点中预设数量的所述的数字取样点，产生多个内插点，在执行每一次内插时，在预设数量的多个边界点间产生一内插点，并根据每一所述的内插点的值的符号或对应的所述的边界点之一的值的符号输出一选择信号，其中，预设数量的所述的数字取样点相邻于一零交越点；以及
根据所述的选择信号，获得所述的零交越点的相位。
在一些实施例中，当内插所述的内插点中一第一内插点时，所述的边界点为预设数量的所述的数字取样点。
在一些实施例中，当产生所述的第一内插点的下一者时，所述的边界点改变且接近于所述的零交越点。
在一些实施例中，所述方法更包括：
根据所述的边界点的值，决定介于相邻于所述的零交越点的一第一及第二边界点间对应的内插点，且输出对应的该内插点的值以作为下一所述的边界点之一的值；
根据对应的所述的内插点的值以及所述的第一边界点的值，判断对应的该内插点的值的符号与该第一边界点的值的符号是否相同，且根据判断结果输出所述的选择信号；以及
根据所述的边界点的值，且根据所述的选择信号来输出所选择的该边界点的值，以作为下一所述的边界点之一的值。
在一些实施例中，当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相同时，输出所述的第二边界点，且当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相异时，输出该第一边界点。
在一些实施例中，获得所述的零交越点的相位的步骤包括，以XOR运算来计算所述的选择信号，以获得所述的零交越点的相位。
在一些实施例中，获得所述的零交越点的相位的步骤包括，根据所述的选择信号，以自收集于一检索表的多个相位中选出所述的零交越点的对应相位。
在一些实施例中，所述的方法更包括，产生与所述的数字信号同步的一时钟，以作为所述的模拟数字转换器的一取样时钟，其中，所获得的所述的零交越点的相位等于与该零交越点相关的一抖动量。
在一些实施例中，所述的方法更包括，根据所述的抖动量而调整用于一光驱的写入策略。
在一些实施例中，所述的方法更包括，根据所述的抖动量来校准一光驱的伺服参数。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1表示本发明的相位检测装置的一实施例。
图2表示以时钟信号CLK对模拟信号的取样示意图。
图3表示多点内插演算的例子。
图4表示本发明的内插器的实施例。
图5表示检测单元的实施例的方块图。
图6表示介于相邻于零交越点的数字取样点之间的内插点。
图7a及图7b表示本发明的判断单元的实施例。
图8表示本发明的判断单元的另一实施例。
图9表示本发明的判断单元的又一实施例。
图10表示本发明的相位检测器的另一实施例。
图11表示根据本发明，具有写入指针产生器的相位检测器的实施例。
图12表示根据本发明，具有伺服校准单元的相位检测器的实施例。
图13表示根据本发明实施例的方法流程图。
图14表示图13中步骤S12的流程图。
附图标号：
1、9～相位检测装置；
10～ADC；
11～内插器；
12～判断单元；
60～译码器；
61～运算单元；
70～计算器；
90～PLL电路
100～相位检测装置；
101～写入指针产生器；
110...114～检测单元；
110a、111a～内插单元；
110b、111b～零交越选择单元；
110c、111c～多任务器；
120～相位检测装置；
121～伺服校准单元；
600至603～XOR逻辑闸；
700、701～计算单元；
700a、701a～内插单元；
700b、701b～多任务器。
具体实施方式
图1是表示本发明实施例的相位检测装置。如图1所示，相位检测装置1包括模拟数字转换器(analog-to-digital converter，ADC)10、内插器11、以及判断单元12。ADC 10接收模拟信号SA，并以多个数字取样点来将模拟信号SA转换为数字信号SD。参阅图2，为了将模拟信号SA转换为数字信号SD，ADC10根据取样时钟CLK，而在数字取样点P1至P15上对模拟信号SA取样。ADC10在每一取样时钟CLK的上升缘对模拟信号SA取样一次，此以一个数字取样点来表示。参阅图2，然而，模拟信号SA的一个零交越点PZC并未处于任一个数字取样点上，因此，在零交越点PZC与数字取样点P6间具有一相位差。这表示抖动量(jitter)发生在零交越点PZC与数字取样点P6之间。
由于零交越点PZC位于数字取样点P6与P7之间，内插器11在数字取样点P6与P7之间计算多个内插点。图3为表示多点内插演算的例子。通过重复执行内插运算，内插器11可以找到最接近零交越点PZC的内插点。
内插器11可利用任何种类内插演算，例如多点内插。多点内插是指内插器11获得多个边界点，以在两目标边界点之间产生一内插点。如图3所示，在一些实施例中，内插器11可把数字取样点P5至P8作为边界点，以产生多个内插点。在另一些实施例中，内插器11可使用更多或较少的数字取样点来产生内插点。当内插器11选择较多边界点时，所产生的内插点较接近于模拟信号SA。
当内插器11每次执行内插时，它也可改变边界点。举例来说，如图3所示，首先，内插器11可使用四个数字取样点P5至P8来作为起始边界点，以在两中间数字取样点P6及P7产生一内插点Pin0，且在数字取样点P5及P6之间产生另一内插点Pout1。其次，内插器11使用另外四个点，例如Pout1、P6、Pin0、及P7作为新的边界点，以在Pin0与P6之间产生内插点Pin1。重复上述步骤，内插器11可获得接近零交越点PZC的内插点。当在执行内插的期间内边界改变时，此方法称为递归(recursive)。
在一些实施例中，内插器11可对模拟信号SA的第一部分使用多点内插演算，且对模拟信号SA的第二部分使用两点内插。这是因为第一个内插点会大大影响内插结果。当获得精确的第一个内插点时，在第一个内插点与对应的边界点间的曲线经常是接近于线性曲线。接着，可以使用两点内插来获得后续的内插点。
内插器11也可在一目标位置产生内插点。举例来说，内插器11可在两目标边界点间一半的位置产生内插点，它也可在1/4的位置产生内插点。当内插器11每次执行内插时，在每两目标边界点间一半的位置产生内插点，此称为二分(biscation)内插法。
为了更清楚地说明本发明，在接下来的实施例中，内插器11使用二分内插的两点内插演算来产生内插点。内插器11也判断内插点的值的符号，且根据判断结果来产生多个选择信号Sel。判断单元12根据选择信号Sel可获得零交越点PZC的相位。
图4为表示图1的内插器11的一实施例。内插器11包括多个串接的检测单元。内插器11所产生的内插点的数量相等于检测单元的数量。在图4中，以5个检测单元110至114为例，换句话说，内插器11将产生5个内插点，且每一检测单元产生一个内插点。每一检测单元包括第一及第二输入端以及第一及第二输出端。每一检测单元的第一及第二输出端分别耦接下一检测单元的第一及第二输入端。举例来说，检测单元110的第一输出端OUT01耦接检测单元111的第一输入端IN11，且检测单元110的第二输出端OUT02耦接检测单元111的第二输入端IN12。每一检测单元更包括一第三输出端。参阅图4，第三输出端OUT03、OUT13、OUT23、OUT33、及OUT43耦接至判断单元12。
在每一检测单元中，第一及第二输入端分别接收第一及第二边界点的值。每一检测单元在第一及第二边界点之间产生一内插点，且将内插点由第一输出端输出，以作为下一检测单元的第一边界点。每一检测单元更判断内插点的值的符号，且根据判断结果产生选择信号。内插点的值可为正或负。当内插点的值为正时，符号则为“+”；当内插点的值为负时，符号则为“-”。由于内插器11在数字取样点P6及P7间产生内插点，因此，第一检测单元110接收数字取样点P7及P6的值，以分别作为其第一及第二边界点的值。
图5为表示检测单元的实施例的方块图。为了方便说明，图5仅显示检测单元110及111，且检测单元110做为例子来说明。检测单元110包括内插单元110a、零交越选择单元110b、以及多任务器110c。检测单元的操作将通过图5及图6来说明。假设ADC 10的取样时间为1T(T＝32)，数字取样点P6的值等于-1、且数字取样点P7的值等于2。检测单元110的内插单元110a分别由输入端IN01及IN02来接收数字取样点P7及P6的值，且产生一内插点Pin0，其中，内插点Pin0为数字取样点P6及P7的中间点，如图6所示。内插点Pin0的相位为(32+0)/2＝16(t)。内插点Pin0的值如下所示：
hPin0＝(hP7+hP6)/2
其中，hPin0表示内插点Pin0的值，hP6表示边界点P6的值，且hP7表示边界点P7的值。
根据上述假设：
hPin0＝(2-1)/2＝0.5
内插单元110a接着输出hPin0的值。零交越选择单元110b接收hPin0的值以及hP7的值，且判断hPin0与hP7的符号是否相同。hPin0与hP7的符号皆为“+”，此表示在内插点Pin0与边界点P7之间无零交越点。换句话说，零交越点位于内插点Pin0与边界点P6之间。零交越选择单元110b根据判断结果而输出选择信号Sel4至多任务器110c。在此实施例中，当符号相同时，选择信号为逻辑“0”；而当符号相异时，选择信号则为逻辑“1”。因此在假设中，选择信号Sel4为逻辑“0”。
多任务器110c接收hP6的值及hP7的值，且根据选择信号Sel4来输出hP6的值，以作为下一检测单元111的第二边界点的值。此外，内插单元110a也输出hPin0的值，以作为检测单元111的第一边界点的值。
同样地，检测单元111的内插单元111a分别由输入端IN11及IN12来接收hPin0的值及hP6的值，且产生一内插点Pin1，其中，内插点Pin1为内插点Pin0与数字取样点P6的中间点，如图6所示。由于内插点Pin1位于内插点Pin0左侧，因此内插点Pin1的相位为(16+0/2)＝8(t)。内插点Pin1的值如下所示：
hPin1＝(hPin0+hP6)/2
其中，hPin1表示内插点Pin1的值。
因此，
hPin1＝(0.5-1)/2＝-0.25
内插单元111a接着输出hPin1的值。零交越选择单元111b接收hPin0的值以及hPin1的值，且判断hPin0与hPin1的符号是否相同。hPin0为“+”，而hPin1的符号为“-”，此表示零交越点位于内插点Pin0与内插点Pin1之间。零交越选择单元111b根据判断结果而输出选择信号Sel3至多任务器111c。
多任务器111c接收hPin0的值及hP6的值，且根据选择信号Sel3来输出hPin0的值，以作为下一检测单元112的第二边界点的值。此外，内插单元111a也输出hPin1的值，以作为检测单元112的第一边界点的值。
同样地，检测单元112至114以二分法来执行上述内插操作，以产生内插点Pin2至Pin4。在内插点Pin0至Pin4中，内插点Pin4是为最接近零交越点PZC的一点。检测单元112至114也判断内插点Pin2至Pin4的符号，以输出选择信号Sel2至Sel0。
判断单元12接收选择信号Sel4至Sel0，且根据选择信号Sel4至Sel0而获得零交越点PZC的相位。在一些实施例中，如图7a所示，判断单元12可以一译码器来实施。译码器60接收选择信号Sel4至Sel0，且对选择信号Sel4至Sel0译码以获得5个位信号b0至b4。运算单元61以二进制来计算位信号b0至b4以获得零交越点PZC的相位，如下：
τZC＝24×b4+23×b3+22×b2+21×b1+20×b0
其中，τZC表示零交越点PZC的相位。举例来说，当Sel4＝0、Sel3＝1、Sel2＝0、Sel1＝1、且Sel0＝0时，译码器60获得b4＝0、b3＝1、b2＝1、b1＝0、且b0＝0，因此零交越点PZC的相位(τZC)等于12(t)。
译码器60可以XOR逻辑闸600至603来实施，如图7b所示。译码器60以XOR运算来计算选择信号，以获得位信号b0至b4。
在一些实施例中，参阅图8，判断单元12包括计算器70。计算器70接收选择信号Sel4至Sel0以及数字取样点P6及P7的相位(τP6及τP7)。计算器70计算内插点Pin0至Pin4的相位，且根据选择信号Sel4至Sel0指示出零交越点PZC的位置。参阅图8，计算器70包括多个计算单元，在此实施例中，计算单元的数量与检测单元的数量相符合。为了方便说明，图8仅表示两个计算单元700及701。以计算单元700作为一个例子来说明。计算单元700包括内插单元700a及多任务器700b。内插单元700a接收数字取样点P6及P7的相位(τP6及τP7)，且通过二分法来计算内插点Pin0的相位(τpin0)。内插单元700a接着将内插点Pin0的相位(τpin0)输出至计算单元701的内插单元701a的一输入端。多任务器700b接收来自检测单元110的选择信号Sel4以及数字取样点P6及P7的相位(τP6及τP7)。多任务器700b根据选择信号Sel4而选择数字取样点P6的相位(τP6)，并输出至计算单元701的内插单元701a的另一输入端。换句话说，计算单元700对应检测单元110，且其皆输出与数字取样点P6有关的值至下一单元。计算单元701执行与计算单元700相同的操作。因此，作为零交越点PZC的内插点Pin4的值可通过计算器70来计算获得。
在一些实施例中，判断单元12包括一检索表(lookup table)，如图9所示。检索表收集了多个相位。当判断单元12接收选择信号Sel4至Sel0时，其根据选择信号Sel4至Sel0来选择其一相位。举例来说，当Sel4＝0、Sel3＝1、Sel2＝0、Sel1＝1、且Sel0＝0时，零交越点PZC的相位(τZC)等于12(t)。
当获得零交越点PZC的相位(τZC)时，在零交越点PZC与数字取样点P6间的抖动量可以被计算出：
τjit＝τZC-τP6
τjit表示在零交越点PZC与数字取样点P6间的抖动量，且τP6表示数字取样点P6的相位。
在一些实施例中，如图10所示，相位检测装置9更包括锁相回路(phase lockloop，PLL)电路90，耦接于ADC 10。PLL电路90产生与数字信号SD同步的时钟，以作为ADC 10的取样时钟CLK。判断单元12所获得的零交越点PZC的相位(τZC)可因此等于零交越点PZC与数字取样点P6间的抖动量(τjit)。
在一些实施例中，抖动量(τjit)可作为光驱的写入策略的指针。参阅图11，相位检测装置100更包括写入指针产生器101，耦接于判断装置12。关于写入策略的指针的多个参数之一为各种数据组合的相位偏移的平均值。写入指针产生器101收集了关于模拟信号SA的抖动量(τjit)，以作为统计数据。根据抖动量(τjit)的统计，写入指针产生器101可用来调整光驱的写入策略。在一实施例中，写入指针产生器101计算每一数据结合的上升缘的平均抖动量以及每一数据结合的下降缘的平均抖动量。数据组表示EFM(Eight-to-FourteenModulation，八变十四调变)数据组合，例如3T-3T组合、3T-8T组合、4T-5T组合等等。T是指一个时钟周期，可用以代表调变数据的长度。EFM数据可以是3T至11T及14T数据，且为熟悉此技艺的人所知。当写入指针产生器101产生每一数据组合的平均抖动量时，后续的电路则会使用此平均抖动量来调整写入策略。
在一些实施例中，当伺服控制不适当时，则产生抖动量，因此抖动量(τjit)可用来做为光驱的伺服控制。如图12所示，相位检测装置120更包括伺服校准单元121，耦接于判断单元12。伺服校准单元121接收来自判断单元12的模拟信号SA的抖动量(τjit)。伺服校准单元121取得抖动量(τjit)并产生用于伺服控制的伺服参数，例如光驱的读写头的写/读焦距平衡与偏向。
图13表示本发明实施例的相位检测装置的方法流程图。参阅图1及图13，ADC 10接收模拟信号SA(步骤S10)，且根据多个数字取样点以一取样时钟来将模拟信号SA转换为数字信号SD(步骤S11)。内插器11根据预设数量的数字取样点来产生多个内插点(步骤S12)。在一些实施例中，内插器11使用预设数量的边界点来产生多个内插点。内插点11在此预设数量的边界点之间产生内插点。在图13的实施例中，内插点使用两边界点来产生内插点，即相邻于零交越点PZC的第一及第二边界点。当内插器11内插第一个内插点时，边界点则为上述预设数量的数字取样点。
图14为表示图13中步骤S12的流程图。参阅图4、图5及图14，在步骤S12中，内插器11中检测单元110的内插单元110a接收边界点的值，并决定在此边界点间的一对应内插点(步骤S120)。内插单元110a输出对应内插点的值，以作为下一内插时两边界点之一的值(步骤S121)。检测单元110的零交越选择单元110b接收此对应内插点的值以及第一边界点的值，且判断对应内插点的值的符号以及第一边界点的值的符号是否相同(步骤S122)。零交越选择单元110b根据判断结果来输出选择信号(步骤S123)。检测单元110的多任务器110c接收上述预设数量的边界点的值，且根据选择信号来输出选择的边界点的值，以作为下一内插时的两边界点另一点的值(步骤S124)。当对应内插点的值的符号以及第一边界点的值的符号相同时，多任务器110c输出第二边界点的值；而当对应内插点的值的符号以及第一边界点的值的符号相异时，多任务器110c输出第一边界点的值。
判断单元12根据多个选择信号以获得零交越点PZC的位置或相位(步骤S13)。在步骤S13的一些实施例中，判断单元12可以XOR运算来计算选择信号，以获得零交越点PZC的相位。而步骤S13的另一些实施例中，判断单元12可根据选择信号而自收集多个相位的窗体中选择其一，以作为零交越点PZC的相位。参阅图10及图13，PLL电路90产生与数字信号SD同步的时钟(步骤S14)。因此，所获得的零交越点PZC的相位等于与零交越点PZC相关的抖动量。参阅图11至13，写入指针产生器101根据上述抖动量而调整用于光驱的写入策略(步骤S15a)，且伺服校准单元121则根据上述抖动量而校准光驱的伺服参数(步骤S15b)。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (23)

1.一种相位检测装置，包括：
一模拟数字转换器，接收一模拟信号，且根据多个数字取样点来将该模拟信号转换为一数字信号；
一内插器，用以根据所述的数字取样点中预设数量的所述的数字取样点来产生多个内插点，所述的内插器执行每一次内插时，在预设数量的多个边界点间内插一个内插点，并根据每一所述的内插点的值的符号或对应的所述的边界点之一的值的符号输出一选择信号，其中，预设数量的所述的数字取样点相邻于一零交越点；以及
一判断单元，用以根据所述的选择信号来获得所述的零交越点的相位。
2.如权利要求1所述的相位检测装置，其中，当所述的内插器内插所述的内插点中一第一内插点时，所述的边界点为预设数量的所述的数字取样点。
3.如权利要求2所述的相位检测装置，其中，当内插器产生所述的第一内插点的下一者时，所述的边界点改变且接近于所述的零交越点。
4.如权利要求1所述的相位检测装置，其中，所述的内插器包括串接的多个检测单元，每一该检测单元包括预设数量的多个输入端以及预设数量的多个输出端，预设数量的所述的输入端分别接收预设数量的所述的边界点的值，且每一所述的检测单元的预设数量的所述的输出端分别耦接下一所述的检测单元的预设数量的所述的输入端。
5.如权利要求4所述的相位检测装置，其中，在每一所述的检测单元中，所述的输出端之一输出对应的内插点的值，以作为下一所述的检测单元的所述的边界点之一的值。
6.如权利要求5所述的相位检测装置，其中，每一所述的检测单元包括：
一内插单元，接收所述的边界点的值，决定介于相邻于所述的零交越点的一第一及第二边界点间对应的内插点，且输出对应的该内插点的值以作为下一所述的检测单元的所述的边界点之一的值；
一零交越选择单元，接收来自所述的内插单元的对应的内插点的值以及第一边界点的值，判断对应的该内插点的值的符号与该第一边界点的值的符号是否相同，且根据判断结果通过所述的检测单元的一附加输出端来输出所述的选择信号；以及
一多任务器，接收所述的边界点的值，且根据所述的选择信号以输出所选择的该边界点的值，以作为下一所述的检测单元的所述的边界点之一的值。
7.如权利要求6所述的相位检测装置，其中，当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相同时，所述的多任务器输出所述的第二边界点，且当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相异时，所述的多任务器输出所述的第一边界点。
8.如权利要求1所述的相位检测装置，其中，所述的判断单元以一译码器来实施，且该译码器以XOR运算来计算所述的选择信号，以获得所述的零交越点的相位。
9.如权利要求1所述的相位检测装置，其中，所述的判断单元以一检索表来实施，且该检索表收集多个相位，并根据所述的选择信号来选出所述的零交越点的对应相位。
10.如权利要求1所述的相位检测装置，其中，所述的判断单元包括一计算器，接收所述的选择信号以及预设数量的所述的数字取样点的相位，且该计算器根据所述的选择信号来计算所述的零交越点的相位。
11.如权利要求1所述的相位检测装置，更包括一锁相回路电路，用以接收所述的数字信号，并产生与该数字信号同步的一时钟，以作为所述的模拟数字转换器的一取样时钟，其中，所述的判断单元所获得的所述的零交越点的相位等于与该零交越点相关的一抖动量。
12.如权利要求11所述的相位检测装置，更包括一写入指针产生器，用以接收所述的抖动量，并根据该抖动量而产生用于一光驱的写入策略。
13.如权利要求11所述的相位检测装置，更包括一伺服校准单元，用以接收所述的抖动量，并根据该抖动量来校准一光驱的伺服参数。
14.一种相位检测方法，包括：
接收一模拟信号；
根据多个数字取样点，将该模拟信号转换为一数字信号；
根据所述的数字取样点中预设数量的所述的数字取样点，产生多个内插点，在执行每一次内插时，在预设数量的多个边界点间产生一内插点，并根据每一所述的内插点的值的符号或对应的所述的边界点之一的值的符号输出一选择信号，其中，预设数量的所述的数字取样点相邻于一零交越点；以及
根据所述的选择信号，获得所述的零交越点的相位。
15.如权利要求14所述的方法，其中，当内插所述的内插点中一第一内插点时，所述的边界点为预设数量的所述的数字取样点。
16.如权利要求15所述的方法，其中，当产生所述的第一内插点的下一者时，所述的边界点改变且接近于所述的零交越点。
17.如权利要求14所述的方法，更包括：
根据所述的边界点的值，决定介于相邻于所述的零交越点的一第一及第二边界点间对应的内插点，且输出对应的该内插点的值以作为下一所述的边界点之一的值；
根据对应的所述的内插点的值以及所述的第一边界点的值，判断对应的该内插点的值的符号与该第一边界点的值的符号是否相同，且根据判断结果输出所述的选择信号；以及
根据所述的边界点的值，且根据所述的选择信号来输出所选择的该边界点的值，以作为下一所述的边界点之一的值。
18.如权利要求17所述的方法，其中，当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相同时，输出所述的第二边界点，且当对应的所述的内插点的值的符号与所述的第一边界点的值的符号相异时，输出该第一边界点。
19.如权利要求14所述的方法，其中，获得所述的零交越点的相位的步骤包括，以XOR运算来计算所述的选择信号，以获得所述的零交越点的相位。
20.如权利要求14所述的方法，其中，获得所述的零交越点的相位的步骤包括，根据所述的选择信号，以自收集于一检索表的多个相位中选出所述的零交越点的对应相位。
21.如权利要求14所述的方法，更包括，产生与所述的数字信号同步的一时钟，以作为所述的模拟数字转换器的一取样时钟，其中，所获得的所述的零交越点的相位等于与该零交越点相关的一抖动量。
22.如权利要求21所述的方法，更包括，根据所述的抖动量而调整用于一光驱的写入策略。
23.如权利要求21所述的方法，更包括，根据所述的抖动量来校准一光驱的伺服参数。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5223627B2 (ja) * 2008-11-27 2013-06-26 富士通株式会社 データ復元回路、データ復元方法、及びデータ受信装置
US9407278B1 (en) * 2015-07-01 2016-08-02 Analog Devices Global Digital to analog converter
US10887077B1 (en) * 2019-07-15 2021-01-05 Mellanox Technologies, Ltd. Method and apparatus for a one bit per symbol timing recovery phase detector
CN111697952B (zh) * 2020-06-22 2023-11-10 四川新先达测控技术有限公司 一种基于数字pzc系统调节脉冲宽度的方法及系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1027435A (ja) 1996-07-15 1998-01-27 Sony Corp 再生装置および方法
JP2002015523A (ja) 2000-06-30 2002-01-18 Matsushita Electric Ind Co Ltd タイミングジッター測定方式及びそれを用いた再生方式
KR100694039B1 (ko) 2000-07-20 2007-03-12 삼성전자주식회사 지터 검출 장치 및 그를 이용한 위상 동기 루프
JP2002216434A (ja) * 2001-01-17 2002-08-02 Sharp Corp 位相補正回路及びそれを用いたディスク再生装置
JP4109004B2 (ja) * 2002-04-01 2008-06-25 松下電器産業株式会社 データ信号抜き取り装置
EP1369872A2 (en) * 2002-06-05 2003-12-10 Kabushiki Kaisha Toshiba Reproduced signal evaluation method, information recording medium, information reproducing apparatus, information reproducing method, and information recording method
US7120102B2 (en) 2002-10-24 2006-10-10 Matsushita Electric Industrial Co., Ltd. Jitter detection apparatus and jitter detection method
US7778132B2 (en) * 2005-08-31 2010-08-17 Mediatek Inc. System and method for optimizing write strategy parameters using two-stage adjustment

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