CN1929093A - 凸块制程及其结构 - Google Patents

凸块制程及其结构 Download PDF

Info

Publication number
CN1929093A
CN1929093A CNA2005100997694A CN200510099769A CN1929093A CN 1929093 A CN1929093 A CN 1929093A CN A2005100997694 A CNA2005100997694 A CN A2005100997694A CN 200510099769 A CN200510099769 A CN 200510099769A CN 1929093 A CN1929093 A CN 1929093A
Authority
CN
China
Prior art keywords
wafer
layer
opening
photoresist layer
cylinder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100997694A
Other languages
English (en)
Other versions
CN100413030C (zh
Inventor
黄敏龙
陈逸信
陈嘉滨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CNB2005100997694A priority Critical patent/CN100413030C/zh
Publication of CN1929093A publication Critical patent/CN1929093A/zh
Application granted granted Critical
Publication of CN100413030C publication Critical patent/CN100413030C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Wire Bonding (AREA)

Abstract

一种凸块制程,包括下列步骤:首先,提供一晶圆;形成一第一光阻层在晶圆的一主动表面上,并形成至少一第一开口在第一光阻层中;以及形成一第一铜柱在第一开口中;接着,形成一第二光阻层在第一光阻层上,并形成至少一第二开口在第二光阻层中,其中第二开口小于第一开口,以使第一铜柱的部分表面显露在第二开口中;以及形成一第二铜柱在第二开口中;最后,形成一焊料层在第二铜柱上;以及去除第一与第二光阻层。

Description

凸块制程及其结构
技术领域
本发明涉及一种半导体制程,特别是关于一种晶圆的凸块制程。
背景技术
在半导体产业中,集成电路(Integrated Circuits,IC)的生产,主要分为三个阶段:晶圆(wafer)的制造、集成电路(IC)的制作以及集成电路的封装(Package)等。其中,裸晶片(die)经由晶圆制作、电路设计、光罩多道制程以及切割晶圆等步骤而完成,而每一颗由晶圆切割所形成的裸晶片,经由裸晶片上的焊垫(Bonding Pad)与承载器(Carrier)电性连接,以形成一晶片封装结构。该晶片封装结构可分为:打线接合(wire bonding)型的晶片封装结构、覆晶接合(flip chip bonding)型的晶片封装结构以及卷带自动接合(tape automatic bonding)型的晶片封装结构三大类。
图1~5所示为现有的一种晶圆凸块制程的流程示意图。首先,如图1所示,晶圆100的表面上全面形成了一球底金属层110,并覆盖一光阻层120在球底金属层110之上。接着,如图2所示,利用曝光、显影的成像技术形成多个开口122在光阻层120中,且开口122的位置对应位于晶圆100的焊垫102之上。之后,如图3所示,以光阻层为罩幕(mask),进行铜电镀处理,使得电镀液中铜的析出物能附着在以球底金属层110为电镀种子层的部分表面上,形成类似铜柱(copper pillar)112的凸块结构。接着,如图4所示,以同一光阻层120为罩幕,进行焊料(solder)电镀处理,以形成类似蘑菇(mushroom)状的一焊料层114在铜柱112的表面上。该焊料层114可为低熔点的锡铅合金,因此可回焊成球状的凸块,以作为晶圆100上每一晶片(未图示)对外电性连接一电路板(未图示)的媒介。
最后,如图5所示,去除光阻层120,并蚀刻未被铜柱112所覆盖的球底金属层110(保留铜柱112底部的球底金属层110a)。之后,回焊焊料层114,以使焊料层114熔融为球体状的焊料凸块114a。
值得注意的是,由于铜柱112及其上方的焊料层114形成在同一光阻层120的开口122中,因此光阻层120的开口122深度必须高于电镀铜柱112的预定高度,从而造成曝光、显影不易等问题。并且,焊料层114在填满光阻层120的开口122后,将突出于光阻层120,使得相邻的两焊料层114容易相互电性连接,从而造成短路现象,影响后续封装的可靠性。此外,球体状的焊料凸块114a也因沾附铜柱112的侧缘而使得铜损失的速度加剧。
因此,为克服上述现有技术存在的缺陷,有必要提供一种创新的凸块制程,其可提高成像的效果,减少铜损失,并提高封装的可靠度。
发明内容
本发明的主要目的在于提供一种适用于晶圆的凸块制程,该制程可提高铜柱与焊料层的品质。
本发明的另一目的在于提供一种适用于晶圆的新的凸块结构。
为实现上述目的,本发明凸块制程包括下列步骤:首先,提供一晶圆,该晶圆具有多个晶片,每一晶片具有至少一个焊垫,该焊垫位于晶圆的主动表面上;形成一第一光阻层在晶圆的主动表面上,并形成至少一第一开口在第一光阻层中;以及形成一第一铜柱在第一开口中;接着,形成一第二光阻层在第一光阻层上,并形成至少一第二开口在第二光阻层中,该第二开口小于第一开口,从而使第一铜柱的部分表面暴露在第二开口中;以及形成一第二铜柱在第二开口中;之后,形成一焊料层在第二铜柱上;最后,去除第一与第二光阻层。
依据本发明的具体实施例所述,上述第一、第二光阻层均藉由涂布一感光材料而形成,上述第一、第二开口则均藉由曝光、显影方式而形成。
依据本发明的具体实施例所述,在上述提供晶圆的步骤之后,还包括形成一线路重布层及/或一球底金属层在晶圆的主动表面上,且第一开口显露出球底金属层的部分表面。其中,形成线路重布层的方式包括溅镀、蒸镀或电镀。在形成第一铜柱的步骤中,球底金属层为浸入电镀液中的电镀种子层,以使铜的析出物附着在第一开口中的球底金属层上。另外,形成第二铜柱的步骤中,球底金属层也是作为浸入电镀液的电镀种子层,以使铜的析出物附着在第二开口中的第一铜柱及其周围的第一光阻层上。
本发明同时提出了一种适用于晶片的凸块结构,该晶片具有至少一个焊垫,该焊垫位于晶片的主动表面上。该凸块结构包括一第一柱体、一第二柱体以及一焊料。第一柱体具有一第一端以及一第二端,第一端与焊垫相连接。第二柱体设置在第一柱体的第二端,且第二柱体的横截面小于第一柱体的横截面。焊料则设置在第二柱体上。
依据本发明的具体实施例所述,上述第一柱体与第二柱体共同构成了一凸型柱体,而焊料的形状呈一球体或半球体状,且焊料可沾附在第二柱体的侧缘。此外,上述凸块结构还包括了一球底金属层,其电性连接于焊垫与第一柱体的第一端之间。
与现有技术相比,本发明采用了多道制程以形成不同开口尺寸的第一、第二光阻层,并分别形成第一铜柱与第二铜柱在第一开口与第二开口中。第一柱体与第二柱体构成的凸型柱体上方设置了一焊料层,该焊料层在回焊后可沾附在第二铜柱的侧缘,但不会沾附第一铜柱。因此,可有效避免现有技术中存在的焊料层不当沾附铜柱侧缘这一现象,从而有效减少了铜流失。
以下结合附图与实施例对本发明作进一步的说明。
附图说明
图1~5为现有的一种晶圆凸块制程的流程示意图。
图6~14为本发明一具体实施例的一种凸块制程的流程示意图。
具体实施方式
有关本发明的详细说明及技术内容,现就结合附图说明如下:
图6~14为本发明一具体实施例的一种凸块制程的流程示意图。首先,如图6所示,提供一晶圆200,该晶圆200具有多个晶片(未图示),每一晶片的主动表面上具有多个焊垫202显露在保护层204的开口中。接着,在晶圆200的表面上全面形成一球底金属层(UBM)210,该球底金属层210可由铜、镍、钒、铬等金属组成而构成一多层金属层。该球底金属层210可以溅镀、蒸镀或电镀的方式形成在晶圆200的表面上,以作为后续铜柱与焊料层电镀处理的种子层。此外,晶圆200的主动表面对应不同接点位置的晶片结构,可重新制作一线路重布层(re-distribution layer,RDL)(未图示),并在线路重布层上形成上述球底金属层210,以进行后续的电镀制程。
接着,涂布一感光材料在球底金属层210上,以形成一第一光阻层220。
接着,如图7所示,利用曝光、显影的成像技术,形成多个第一开口222在第一光阻层220中,该第一开口222分别显露出其底部的球底金属层210。接着,如图8所示,以球底金属层210为电镀种子层进行铜电镀处理,以形成适当高度的第一铜柱212在第一开口222中。其中,铜柱212的高度可藉由控制电镀液中铜离子的浓度、电流时间/安培数等参数,从而使铜的析出物附着在球底金属层210上并可填满第一开口222。如图7、图8所示,由于第一光阻层220的开口深度H1基本等于第一铜柱212的预定高度,因此曝光、显影将更为精确,而不易受到影响。
接着,如图9所示,涂布感光材料以形成第二光阻层230。与现有技术不同的是,本发明在第一光阻层220上形成了较小开口尺寸W的第二光阻层230,该第二光阻层230的第二开口232同样以曝光、显影的成像技术形成在铜柱214的部分表面上,即第二开口232的尺寸W小于其下方的第一开口222的尺寸。
接着,如图10所示,在第一铜柱212上进行第二次铜电镀处理,以使一第二铜柱214形成在第一铜柱212的表面上。该第二铜柱214可为圆柱体或长方体,且其横截面W1小于第一铜柱212的横截面W2,从而使第一、第二铜柱212、214的外观呈一凸型柱体。在结构上,第一铜柱212的一端与第二铜柱214相连,但第二铜柱214的横截面W1小于第一铜柱212的横截面W2,且第二铜柱214的横截面面积小于第一铜柱212的横截面面积的80%左右。
接着,如图11、图12所示,以电镀或印刷的方式形成一焊料层216在第二铜柱214上。以电镀方式形成焊料层216的话,还可进一步形成一第三光阻层240在第二光阻层230上,并可利用曝光、显影的成像技术形成多个第三开口242在第三光阻层240中,接着再电镀一焊料在第三开口242中,以形成焊料层216。其中,焊料层216的材料可为低熔点的锡铅合金或其它金属,而焊料层216的高度同样可藉由控制电镀液中金属离子的浓度、电流时间/安培数等参数,以使金属的析出物附着在第二铜柱214上并填满第三开口242,从而形成图12所示的凸块结构在晶片的每一焊垫202上。其中,焊料层216的横截面W3大于或等于第二铜柱214的横截面W1,从而使相邻两焊料层216之间发生短路现象的可能性相应降低。
接着,如图13所示,移除第一、第二及第三光阻层220、230、240,并蚀刻未被第一铜柱212所覆盖的球底金属层210(仅保留第一铜柱212底部的球底金属层210a),接着再回焊图13所示的焊料层216,以形成球体状或半球体状的焊料凸块216a,如图14所示。在本实施例中,焊料层216沾附在第二铜柱214的侧缘,但不会沾附第一铜柱212的表面,因此即使第二铜柱214的铜流失,也不会影响第一铜柱212的高度。因此,当晶圆200的表面上依次完成电镀第一、第二铜柱212、214以及焊料层216的凸块制程之后,即可将晶圆200切割为多个独立的晶片(未图示),而每一晶片与外部电子装置(如电路板)之间即可藉由上述凸块电性连接,以传递信号。
综上所述,本发明凸块制程利用了多道光阻涂布、曝光、显影的制程以形成开口尺寸不同的第一开口与第二开口在第一、第二光阻层上,此外,凸型铜柱体的上方设置了一焊料层,该焊料层回焊后不易沾附在第一铜柱的侧缘。因此,可有效避免现有技术中焊料层不当沾附铜柱侧缘的现象,从而有效减少了铜流失。此外,第三开口大于或等于第二开口,以使第三光阻层的高度可因使用较大开口尺寸的第三开口而相对减少,从而提高成像的效果。此外,相邻两焊料层之间也不易发生短路现象,从而提高了封装的可靠性。

Claims (10)

1、一种凸块制程,包括下列步骤:
提供一晶圆,该晶圆具有多个晶片,每一晶片具有至少一个焊垫,该焊垫位于晶圆的主动表面上;
形成一第一光阻层在所述晶圆的主动表面上,并形成至少一第一开口在该第一光阻层中;
形成一第一铜柱在所述第一开口中;
其特征在于:该凸块制程还包括下列步骤:形成一第二光阻层在所述第一光阻层上,并形成至少一第二开口在该第二光阻层中,该第二开口小于第一开口,使所述第一铜柱的部分表面暴露在该第二开口中;
形成一第二铜柱在所述第二开口中;
形成一焊料层在所述第二铜柱上;以及
去除所述第一与第二光阻层。
2、如权利要求1所述的凸块制程,其特征在于:所述第一、第二光阻层均藉由涂布一感光材料而形成,所述第一、第二开口则均藉由曝光、显影方式而形成。
3、如权利要求1所述的凸块制程,其特征在于:在提供晶圆这一步骤之后,还包括形成一线路重布层(RDL)在所述晶圆的主动表面上。
4、如权利要求1所述的凸块制程,其特征在于:在提供晶圆这一步骤之后,还包括形成一球底金属层(UBM)在所述晶圆的主动表面上,且所述第一开口显露出该球底金属层的部分表面。
5、如权利要求4所述的凸块制程,其特征在于:在去除第一与第二光阻层这一步骤之后,还包括去除未被所述第一铜柱所覆盖的球底金属层。
6、如权利要求1所述的凸块制程,其特征在于:在形成焊料层这一步骤之前,还包括形成一第三光阻层在所述第二光阻层上,并形成至少一第三开口在该第三光阻层中,以显露出所述第二铜柱的部分表面,接着再电镀该焊料层在该第三开口中。
7、如权利要求6所述的凸块制程,其特征在于:在形成焊料层这一步骤之后,还包括去除所述第三光阻层。
8、一种凸块结构,适用于一晶片,该晶片具有至少一个焊垫,该焊垫位于晶片的主动表面上,该凸块结构包括一第一柱体,具有一第一端以及一第二端,该第一端与所述焊垫相连接,其特征在于:该凸块结构具有一第二柱体,设置在所述第一柱体的第二端,该第二柱体的横截面小于所述第一柱体的横截面,从而使第一与第二柱体共同构成一凸型柱体;以及一焊料,设置在所述第二柱体上。
9、如权利要求8所述的凸块结构,其特征在于:所述焊料沾附在所述第二柱体的侧缘。
10、如权利要求8所述的凸块结构,其特征在于还包括一球底金属层,该球底金属层电性连接于所述焊垫与所述第一柱体的第一端之间。
CNB2005100997694A 2005-09-07 2005-09-07 凸块制造方法及其结构 Active CN100413030C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2005100997694A CN100413030C (zh) 2005-09-07 2005-09-07 凸块制造方法及其结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2005100997694A CN100413030C (zh) 2005-09-07 2005-09-07 凸块制造方法及其结构

Publications (2)

Publication Number Publication Date
CN1929093A true CN1929093A (zh) 2007-03-14
CN100413030C CN100413030C (zh) 2008-08-20

Family

ID=37858989

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100997694A Active CN100413030C (zh) 2005-09-07 2005-09-07 凸块制造方法及其结构

Country Status (1)

Country Link
CN (1) CN100413030C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468186A (zh) * 2010-11-15 2012-05-23 无锡江南计算技术研究所 基板的制作方法及半导体芯片的封装方法
CN101894766B (zh) * 2009-05-22 2012-05-23 中芯国际集成电路制造(上海)有限公司 焊料凸块制作方法
CN104768336A (zh) * 2014-12-17 2015-07-08 安捷利电子科技(苏州)有限公司 一种层间互连工艺
CN110676175A (zh) * 2019-09-24 2020-01-10 浙江集迈科微电子有限公司 一种键合工艺制作大锡球的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230400B1 (en) * 1999-09-17 2001-05-15 George Tzanavaras Method for forming interconnects
CN1211838C (zh) * 2002-06-18 2005-07-20 联华电子股份有限公司 制作焊垫的方法
TW584936B (en) * 2003-03-20 2004-04-21 Advanced Semiconductor Eng Wafer bumping process

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894766B (zh) * 2009-05-22 2012-05-23 中芯国际集成电路制造(上海)有限公司 焊料凸块制作方法
CN102468186A (zh) * 2010-11-15 2012-05-23 无锡江南计算技术研究所 基板的制作方法及半导体芯片的封装方法
CN104768336A (zh) * 2014-12-17 2015-07-08 安捷利电子科技(苏州)有限公司 一种层间互连工艺
CN104768336B (zh) * 2014-12-17 2016-08-31 安捷利电子科技(苏州)有限公司 一种层间互连工艺
CN110676175A (zh) * 2019-09-24 2020-01-10 浙江集迈科微电子有限公司 一种键合工艺制作大锡球的方法

Also Published As

Publication number Publication date
CN100413030C (zh) 2008-08-20

Similar Documents

Publication Publication Date Title
CN100527358C (zh) 凸块制程及其结构
US6740980B2 (en) Semiconductor device
US7884482B2 (en) Flip-chip mounting substrate
US7969003B2 (en) Bump structure having a reinforcement member
CN101183668B (zh) 电解电镀形成突起电极的半导体装置及其制造方法
US20080261390A1 (en) Method for forming bumps on under bump metallurgy
CN104576596B (zh) 半导体基板及其制造方法
KR20120056051A (ko) 반도체 패키지의 제조 방법 및 반도체 패키지
US9437565B2 (en) Semiconductor substrate and semiconductor package structure having the same
KR20120068690A (ko) 반도체 장치 및 반도체 장치의 제조 방법
CN110391201A (zh) 具有间隔件的倒装芯片集成电路封装
CN105514073B (zh) 具有限制层的互连结构
US11810842B2 (en) Side-solderable leadless package
CN1929093A (zh) 凸块制程及其结构
CN105140140B (zh) 一种晶圆级焊锡微凸点的制作方法
CN103515259A (zh) 半导体封装的制造方法
CN112017978B (zh) 一种芯片金属凸块的成型方法
CN100555593C (zh) 形成焊接凸块的方法
CN100593239C (zh) 芯片及其制造方法
CN109638031A (zh) 一种高像素cis晶圆级扇出型封装结构及其制造方法
CN110544679A (zh) 芯片重布线结构及其制备方法
CN1210363A (zh) 卷带自动焊接球阵式集成电路封装方法
CN1365141A (zh) 凸块制作方法
KR20000043575A (ko) 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법
CN1243374C (zh) 利用图案化金属结构增加氮化硅表面粘着度的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant