CN1906747A - 用于刻蚀掩模的系统和方法 - Google Patents

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Abstract

本发明描述了一种用于将图案从上层转移到下层中,同时横向修整图案内存在的特征结构的系统和方法。图案转移是根据处理流程利用刻蚀处理执行的,其中在给定目标修整量的情况下调整处理流程内的至少一个可变参数。可变参数的调整是利用处理模型实现的,处理模型被建立用于将修整量数据与可变参数相关。

Description

用于刻蚀掩模的系统和方法
该PCT申请基于并要求2004年3月31日提交的美国非临时专利申请10/813,570的优先权,这里通过引用并入其全部内容。
技术领域
本发明涉及用于刻蚀掩模的系统和方法,更具体而言,涉及用于通过刻蚀将图案从上层转移到掩模层中,同时横向修整掩模中的图案的系统和方法。
背景技术
在半导体处理期间,可以采用(干法)等离子体刻蚀处理来移去或刻蚀沿细线的材料、或过孔内的材料、或在硅衬底上图案化的触点材料。等离子体刻蚀处理通常包括在处理室中定位具有上层图案化的保护层(例如光刻胶层)的半导体衬底。一旦在室内定位了衬底,就可以以预定流率将可离子化的、离解气体混合物引入室内,同时对真空泵节流以获得环境处理压强。其后,在所存在的气体种类的一部分被电子离子化时形成等离子体,其中电子是经由感应或容性转移射频(RF)功率或者例如使用电子回旋共振(ECR)的微波功率来加热的。而且,被加热的电子用来离解某些种类的环境气体,并创建适合于暴露表面刻蚀化学反应的反应物种类。
一旦形成了等离子体,就可以通过等离子体刻蚀衬底的选定表面。调整处理以获得适当的条件,包括适当的期望反应物的浓度以及离子数目以在衬底的选定区域中刻蚀各种特征结构(例如,沟槽、过孔、触点、门等)。这些需要刻蚀的衬底材料包括二氧化硅(SiO2)、低k介电材料、多晶硅和氮化硅。
在材料处理期间,刻蚀这些特征结构的步骤通常包括将形成在上层中的图案转移到形成相应特征结构的下层。上层例如可以包括光敏材料,如(负性或正性)光刻胶。一旦将图案从上层转移到下层中,下层自身或下层与上层的组合就可以充当用于刻蚀下层膜的掩模。
发明内容
在本发明的一个方面中,公开了一种用于执行一步掩模开口处理的方法,包括:在衬底上形成第一层;在第一层上形成第二层;在第二层中形成图案,其中图案包括第二层中具有第一临界尺寸的特征结构;设置用于将第一临界尺寸减小到第二临界尺寸的目标修整量;利用目标修整量和将修整量数据与可变参数相关的处理模型来确定处理流程的可变参数;以及利用处理流程将图案从第二层转移到第一层,同时在第一层中获得特征结构的第二临界尺寸。
在本发明的另一个方面中,公开了一种准备处理模型的方法,包括:定义用于将具有第一特征尺寸的图案从衬底上的上层转移到下层的标称处理流程,其中标称处理流程包括可变处理参数和至少一个恒定处理参数;通过测量可变参数的一个或多个值的修整量,来累积作为可变参数的函数的修整量数据;以及曲线拟合作为可变参数的函数的修整量数据。
在本发明的另一个方面中,公开了一种刻蚀系统,包括:处理室;耦合到处理室并被配置用于支持衬底的衬底保持器;耦合到处理室并被配置用于在处理室中形成等离子体的等离子体源;耦合到处理室并被配置用于将处理气体引入到处理室中的气体注入系统;以及耦合到处理室、衬底保持器、等离子体源和气体注入系统中的至少一个的控制器,其被配置用于执行处理流程以将衬底上上层中具有第一临界尺寸的特征结构的图案转移到下层,同时通过由处理模型设置的目标修整量将第一临界尺寸减小到第二临界尺寸。
附图说明
在附图中:
图1A和1B图示了膜叠层的示意性图示;
图2示出了根据本发明实施例的等离子体处理系统的简化示意图;
图3示出了根据本发明另一个实施例的等离子体处理系统的示意图;
图4示出了根据本发明另一个实施例的等离子体处理系统的示意图;
图5示出了根据本发明另一个实施例的等离子体处理系统的示意图;
图6示出了根据本发明另一个实施例的等离子体处理系统的示意图;
图7示出了刻蚀速率数据与气体比率之间的函数关系;
图8示出了附加刻蚀速率数据与气体比率之间的函数关系;
图9示出了图7和8所示的刻蚀速率数据的比与气体比率之间的函数关系;
图10表示了刻蚀速率比和两种处理模型与气体比率之间的函数关系;
图11表示了修整量数据与气体比率之间的函数关系;
图12表示了用于将修整量数据与气体比率相关的处理模型;
图13比较了图12的处理模型与修整量数据的二阶多项式拟合和三阶多项式拟合;
图14图示了根据本发明实施例的执行一步掩模开口处理的方法;以及
图15图示了根据本发明实施例的准备处理模型的方法。
具体实施方式
在材料处理方法中,图案刻蚀包括将诸如光刻胶之类的光敏材料的薄层施加到衬底的上表面,然后对其进行图案化以提供用于在刻蚀期间将该图案转移到下层薄膜的掩模。光敏材料的图案化通常包括例如利用微光刻系统通过光敏材料的刻线(和关联的光学组件)经由辐射源曝光,然后利用显影剂移去光敏材料的被辐射区域(在正性光刻胶的情形中)或者未被辐射区域(在负性光刻胶的情形中)。
另外,可以实现多层掩模以用于刻蚀薄膜中的特征结构。例如,当利用双层掩模刻蚀薄膜中的特征结构时,上层掩模层(例如光敏材料层)的掩模图案被利用在薄膜的主刻蚀步骤之前的独立刻蚀步骤转移到下层掩模层。例如,下层掩模层可以包括诸如有机抗反射涂层(ARC,或底部ARC(BARC))之类的有机薄膜、无机薄膜或者混合有机-无机薄膜。
为了减小形成在薄膜中的特征结构的尺寸,下层掩模层可被横向修整,同时形成在上层掩模层中的掩模图案被转移到下层掩模层中。例如,图1A图示了包括衬底10的膜叠层11,衬底10上沉积有薄膜12。膜叠层11还包括形成在薄膜12上的第一层14,以及形成在第一层14上的第二层16。第一层14和第二层16可以利用旋转沉积(SOD)技术和/或气相沉积技术(如化学气相沉积,CVD)来形成。这两种技术对于材料沉积领域的技术人员来说都是公知的。
第二层16可以包括诸如光刻胶之类的光敏材料层。第二层16可以利用跟踪系统形成。跟踪系统可被配置用于处理248nm光刻胶、193nm光刻胶、157nm光刻胶、EUV光刻胶、(顶部/底部)抗反射涂层(TARC/BARC)和顶部涂层。例如,跟踪系统可以包括可以从TokyoElectron Limited(TEL)商业获得的Clean Track ACT 8或ACT 12光刻胶涂覆和显影系统。其他用于在衬底上形成光刻胶膜的系统和方法对于旋涂光刻胶技术领域的技术人员来说也是公知的。一旦形成了第二层16,就可以利用微光刻在第二层16中形成图案20。在对被辐射(曝光)的第二层16进行了显影后,保留有具有第一临界尺寸(CD)22的特征结构21,如图1A所示。
现在参考图1B,图案20被通过刻蚀(如干法等离子体刻蚀)转移到第一层14。在刻蚀处理期间,纵向刻蚀(如标号24所指示)完成图案转移,横向刻蚀(如标号26所指示)沿横向修整特征结构21,从而使第一临界尺寸22变为第二临界尺寸28。
用于执行纵向和横向刻蚀的刻蚀处理包括一步处理。用于一步化学处理的处理化学气体包括含CxFy气体(其中x、y是大于或等于1的整数)和含氧气体。例如,含CxFy气体可以包括CF4、C2F6、C3F6、C4F6、C4F8、或C5F8或其两种或多种的任意组合。另外,例如,含氧气体可以包括O2、CO、CO2、NO、NO2、或N2O或其两种或多种的任意组合。可选地,一步处理化学气体还可以包括惰性气体,如稀有气体(例如,He、Ar、Kr、Xe、或Ne或其两种或多种的任意组合)和/或N2
根据一个实施例,在图2中示出了用于执行一步刻蚀处理的等离子体处理系统1,其包括等离子体处理室10、耦合到等离子体处理室10的诊断系统12、以及耦合到诊断系统12和等离子体处理室10的控制器14。控制器14被配置用于执行包括上述化学气体(即,含CxFy气体和含氧气体)中的至少一种的处理流程以刻蚀第一掩模层。另外,控制器14被配置用于接收来自诊断系统12的至少一个结束点信号,并对该至少一个结束点信号执行后处理以准确地确定处理结束点。在图示实施例中,图2中所示的等离子体处理系统1利用等离子体来进行材料处理。等离子体处理系统1包括刻蚀室。
根据图3中所示的实施例,等离子体处理系统1a可以包括等离子体处理室10、附着要处理的衬底25的衬底保持器20和真空泵浦系统30。衬底25例如可以是半导体衬底、晶片或液晶显示器。等离子体处理室10例如可以被配置用于促进在与衬底25的表面相邻的处理区域15中等离子体的生成。经由气体注入系统(未示出)引入可离子化气体或气体混合物,并调整处理压强。例如,可以使用控制机构(未示出)来对真空泵浦系统30节流。等离子体可用于创建对预定材料处理来说特定的材料,和/或帮助从衬底25的暴露表面上移去材料。等离子体处理系统1a可被配置用于处理200mm衬底、300mm衬底或任何尺寸的衬底。
衬底25例如可以经由静电夹持系统附着到衬底保持器20。此外,衬底保持器20例如还可以包括包含循环冷却液流的冷却系统,该循环冷却液流吸收来自衬底保持器20的热量并将热量转移到热交换系统(未示出),或者在加热时转移来自热交换系统的热量。而且,气体例如可以经由背面气体系统被递送到衬底25的背面,以提高衬底25和衬底保持器20之间的气体间隙的热导。这种系统可用在需要对衬底进行温度控制以升高或降低温度时。例如,背面气体系统可以包括两区域气体分布系统,其中氦气体间隙压强可以在衬底25的中心和边缘之间独立变化。在其他实施例中,加热/冷却元件,如电阻性加热元件或热电加热器/冷却器可被包括在衬底保持器20,以及等离子体处理室10的室壁和等离子体处理系统1a内的任何其他组件中。
在图3所示的实施例中,衬底保持器20可以包括电极,通过该电极RF功率耦合到处理空间15中的处理等离子体。例如,衬底保持器20可以经由RF功率的传输电偏置在某一RF电压,其中RF功率是通过阻抗匹配网络50从RF发生器40传输到衬底保持器20的。RF偏置可用来加热电子以形成并维持等离子体。在该配置中,系统可以操作为反应离子刻蚀(RIE)反应室,其中室和上气体注入电极充当地表面。RF偏置的频率范围可以从约0.1MHz到约100MHz。用于等离子体处理的RF系统对于本领域技术人员来说是公知的。
或者,RF功率以多个频率被施加到衬底保持器电极。此外,阻抗匹配网络50用来通过减小反射功率来增大RF功率转移到等离子体处理室10中的等离子体的量。匹配网络拓扑(例如L型、π型、T型等)和自动控制方法对于本领域技术人员来说是公知的。
真空泵浦系统30例如可以包括泵浦速度能够高至约5000公升每秒(以及更大)的涡轮分子真空泵(TMP)和用于节流室压强的门阀。在用于干法等离子体刻蚀的传统等离子体处理设备中,通常采用约1000到约3000公升每秒的TMP。TMP可用于低压处理,一般小于约50mTorr。对于高压处理(即,大于约100mTorr),可以使用机械增压泵和干法低真空泵。此外,用于监视室压强的设备(未示出)可以耦合到等离子体处理室10。压强测量设备例如可以是可以从MKS Instruments公司(Andover,MA)商业获得的628B型Baratron绝对电容压力计。
控制器14包括微处理器、存储器和能够生成控制电压的数字I/O端口,该控制电压足以与等离子体处理系统1a通信,激活到等离子体处理系统1a的输入,以及监视来自等离子体处理系统1a的输出。而且,控制器14可以耦合到RF发生器40、阻抗匹配网络50、气体注入系统(未示出)、真空泵浦系统30、以及背面气体递送系统(未示出)、衬底/衬底保持器温度测量系统(未示出)和/或静电夹持系统(未示出),并与这些组件交换信息。例如,可以使用存储在存储器中的程序来根据处理流程激活到等离子体处理系统1a的前述组件的输入,以执行刻蚀掩模层的方法。控制器14的一个示例是可以从Texas,Austin的Dell公司获得的DellPrecision Workstation 610TM
诊断系统12可以包括光学诊断子系统(未示出)。光学诊断子系统可以包括诸如(硅)光电二极管或光电倍增管(PMT)之类的检测器,其用于测量从等离子体发射的光强。诊断系统12还可以包括诸如窄带干涉滤光片之类的滤光片。在替换实施例中,诊断系统12可以包括线性CCD(电荷耦合器件)、CID(电荷注入器件)阵列和诸如光栅或棱镜之类的光散射器件中的至少一种。另外,诊断系统12可以包括用于测量给定波长的光的单色仪(例如,光栅/检测器系统)或用于测量光谱的分光计(例如,带有旋转光栅),例如在美国专利No.5,888,337中描述的设备。
诊断系统12可以包括高分辨率发光光谱(OES)传感器,例如来自Peak Sensor Systems或Verity Instruments公司的传感器。这种OES传感器具有跨越了紫外(UV)、可见(VIS)和近红外(NIR)光谱的宽光谱。分辨率约为1.4埃,即,传感器能够收集从240到1000nm的5550个波长。例如,OES传感器可以配备有高灵敏度微型光纤UV-VIS-NIR分光计,这种分光计又集成有2048像素的线性CCD阵列。
分光计接收通过单光纤和集束光纤发送的光,其中从光纤输出的光利用固定光栅散射在线性CCD阵列上。类似于上述配置,通过光学真空窗口发射的光经由凸球面透镜会聚到光纤的输入端上。三个分光计(其中每个特别调谐用于给定光谱范围(UV、VIS和NIR))形成了处理室的传感器。每个分光计包括独立的A/D转换器。最后,依赖于传感器利用率,可以每0.1至1.0秒记录全发射光谱。
在图4所示的实施例中,等离子体处理系统1b例如可以类似于图2或3的实施例,并且除了结合图2和图3所述的那些组件外,还包括固定的、或者机械或电旋转的磁场系统60,以潜在增加等离子体密度和/或提高等离子体处理均匀性。而且,控制器14可以耦合到磁场系统60,以规范旋转速度和场强。旋转磁场的设计和实现方式对于本领域技术人员来说是公知的。
在图5所示的实施例中,等离子体处理系统1c例如可以类似于图2或图3的实施例,并且还可以包括上电极70,RF功率可以通过阻抗匹配网络74从RF发生器72耦合到上电极70。向上电极施加RF功率的频率范围可以从约0.1MHz到约200MHz。另外,向下电极施加功率的频率范围可以从约0.1MHz到约100MHz。而且,控制器14耦合到RF发生器72和阻抗匹配网络74,以控制向上电极70施加RF功率的操作。上电极的设计和实现方式对于本领域技术人员来说是公知的。
在图6所示的实施例中,等离子体处理系统1d例如可以类似于图2和3的实施例,并且还可以包括感应线圈80,RF功率通过阻抗匹配网络84经由RF发生器82耦合到感应线圈80。Rf功率从感应线圈80通过绝缘窗口(未示出)耦合到等离子体处理区域45。向感应线圈80施加RF功率的频率范围可以从约10MHz到约100MHz。类似地,向卡盘电极施加功率的频率范围可以从约0.1MHz到约100MHz。另外,可以采用缝隙式法拉第(Faraday)屏蔽来减少感应线圈80和等离子体之间的容性耦合。而且,控制器14耦合到RF发生器82和阻抗匹配网络84,以控制向感应线圈80施加功率的操作。在替换实施例中,感应线圈80可以是从上部与等离子体处理区域15通信的“螺旋形”线圈或“扁平形”线圈,如同在变压器耦合等离子体(TCP)反应室中一样。感应耦合等离子体(ICP)源或变压器耦合等离子体(TCP)源的设计和实现方式对于本领域技术人员来说是公知的。
或者,等离子体可以利用电子回旋共振(ECR)来形成。在另一个实施例中,等离子体通过引入螺旋波(Helicon wave)来形成。在另一个实施例中,等离子体从传播的表面波来形成。上述的每种等离子体源对于本领域技术人员来说是公知的。
在一个实施例中,执行一步刻蚀处理,从而纵向刻蚀完成将图案从第二层转移到第一层的操作,而横向刻蚀实现了在刻蚀处理后形成的特征结构的目标临界尺寸(CD)。例如,等离子体处理设备可以包括各种元件,如在图2至图6的任何一个中所描述的元件或其组合。
在一个实施例中,刻蚀方法包括具有含CxFy气体和含氧气体的处理化学气体。例如,处理化学气体可以包括CF4和O2。处理参数空间可以包括从约1到约1000mTorr的室压强、范围从约5到约1000sccm的CF4处理气体流率、范围从约5到约1000sccm的O2处理气体流率、范围从约200到约2500W的上电极(例如,图5中的元件70)RF偏置、以及范围从约10到约2500W的下电极(例如,图5中的元件20)RF偏置。另外,上电极偏置频率的范围可以从约0.1MHz到约200MHz,例如为60MHz。另外,下电极偏置频率的范围可以从约0.1MHz到约100MHz,例如为2MHz。
在第一示例中,准备有处理模型以形成修整量(例如,第一CD 22和第二CD 28之间的差;见图1A和1B)和气体量之间的关系。例如,定义了处理流程,从而总处理气体流率(即,CF4和O2)、室压强、上电极上的RF偏置、下电极上的RF偏置、衬底保持器的温度和室温度维持恒定,同时改变O2比率。O2比率是O2的量(例如,O2的摩尔流率)对处理气体总量(例如,O2的摩尔流率和CF4的摩尔流率)的比率。
图7表示纵向(或垂直)刻蚀速率与O2比率之间的函数关系。纵向刻蚀速率可以通过采用第一层14的已知厚度对在刻蚀第一层14时达到结束点的时间的比率来确定。星号(*)代表数据,实线代表数据的曲线拟合(例如多项式拟合、幂律拟合或指数拟合),虚线指示预测的95%置信限度。图7的数据的曲线拟合由ER1(刻蚀速率)=3.328x+0.976(其中x代表横坐标数据)给出。
图8表示横向刻蚀速率与O2比率之间的函数关系。横向刻蚀速率可通过采用测得的修整量对在刻蚀第一层14时达到结束点的时间的比率来确定。星号(*)代表数据,实线代表数据的曲线拟合(例如多项式拟合、幂律拟合或指数拟合),虚线指示预测的95%置信限度。图8的数据的曲线拟合由ER2(刻蚀速率)=1.233x+0.056给出。
图9表示横向刻蚀速率对纵向刻蚀速率的比率。星号(*)代表数据(即,来自原始数据),实线代表数据的曲线拟合(例如多项式拟合、幂律拟合或指数拟合),虚线指示预测的95%置信限度。图9的数据的曲线拟合由ERR(刻蚀速率比)=(x+0.035)/(2.999x+0.685)给出。从纵向刻蚀速率数据(图7)和横向刻蚀速率数据(图8)的曲线拟合得出的刻蚀速率比的表达式是(x+0.044)/(2.699x+0.791)(即ERR~RE2/ER1)。
图10表示包括原始数据在内的图9的数据,刻蚀速率比的曲线拟合(即,数据模型)以及纵向和横向刻蚀速率曲线拟合(即,ER模型)的比率。
在一步刻蚀处理期间的修整量(TA)(即,第一CD 22和第二CD 28之间的差)可由以下表达式给出
TA=2 OE ER横向(τ/ER纵向)            (1)
其中OE代表过刻蚀的量(例如,对于10%过刻蚀,OE=1.1),ER横向代表横向刻蚀速率,ER纵向代表纵向刻蚀速率,τ代表第一层14的厚度。通过观察方程(1),修整量(TA)直接正比于刻蚀速率比(ERR)。现在参考图11,修整量数据被表示为O2比率的函数。星号(*)代表数据(即,来自原始数据),实线代表数据的曲线拟合,虚线指示预测的95%置信限度。曲线拟合是以下形式:
TA=(x+a)/(bx+c)                      (2)
其中a、b和c是常数。如图12所示,模型的原始界限外部(例如,0.25<O2比率<0.4)的处理模型的外推法例如展现了对多项式拟合的改进。例如,表1图示了二阶多项式表达式、三阶多项式表达式和方程(2)形式的表达式(即,基于ER的模型)的曲线拟合统计数据。曲线拟合统计数据包括预测R2、均方根误差(RMSE)、最大预测误差、平均预测误差和预测RMSE。
 二阶模型   三阶模型   基于ER的模型
R2  0.9802   0.9953   0.9888
RMSE  1.1641   0.6331   0.8752
最大预测误差  1.0988   0.7455   0.8987
平均预测误差  0.4972   0.4439   0.4023
预测RMSE  0.3812   0.2468   0.2369
                          表1
如表1和图13中所示,基于ER的模型与三阶多项式表达式相比较优越;但是其没有表现出三阶多项式表达式所表现出的过拟合。
图14图示了用于利用流程图100执行一步刻蚀处理的方法。流程图100开始于110,在110中,在衬底上形成第一层。第一层例如可以包括有机层。
在120中,在第一层上形成第二层。第二层例如可以包括光敏材料层。在130中,在第二层中形成图案,其中图案包括第二层中具有第一临界尺寸的特征结构。图案例如可以利用微光刻形成。
在140中,设置目标修整量以将第一临界尺寸修整为第二临界尺寸。在150中,利用目标修整量和将修整量数据与可变参数相关的处理模型来确定用于处理流程的可变参数。例如,可变参数可以包括处理气体量、室压强、RF功率、温度等。另外,例如,气体量可以包括质量、摩尔数、质量流率、摩尔流率、质量分数、摩尔分数、分压或浓度。另外,例如,处理模型可以将修整量与摩尔分数相关,如图11至13所示。
在160中,根据处理流程利用刻蚀处理将图案从第二层(或上层)中转移到第一层(或下层)中。在将图案转移到和穿过第一层中的同时,随着特征结构在第一层中的形成,形成在第二层中的特征结构的第一临界尺寸也减小到第二临界尺寸。
在替换实施例中,在将图案转移到第一层中之后,测量第二临界尺寸,并且确定第一临界尺寸和第二临界尺寸之间的差。将差与目标修整量相比较,并且从该比较结果确定偏移(或误差)。其后,当对于前述执行的衬底之后的另一衬底选择新的目标修整量时,利用偏移调整新的目标修整量。例如,调整可以利用滤波器进行,如
xnew,a=(1-λ)xnew+λy                        (3)
其中xnew,a是被调整的新的目标修整量,xnew是新的目标修整量,y是偏移,λ是滤波常数(0<λ<1)。
现在参考图15,描述了一种用于准备处理模型的方法。该方法包括流程图200,流程图200开始于210,在210中,定义用于将具有第一特征尺寸的图案从衬底的上层转移到下层的标称处理流程,其中标称处理流程包括至少一个可变参数和至少一个恒定参数。
在220中,通过测量可变参数的一个或多个值的修整量,来累积作为至少一个可变参数的函数的修整量数据。在230中,曲线拟合作为可变参数函数的修整量数据。例如,曲线拟合可以包括形式为y=(x+a)/(bx+c)的表达式,其中a、b和c是常数,x是至少一个可变参数,y是修整量。
尽管以上仅详细描述了本发明的某些实施例,但是本领域技术人员将很容易地意识到,可以在实施例中作出许多修改,而不实质上脱离本发明的新型教导和优点。因此,所有这些修改都应当包括在本发明的范围内。

Claims (20)

1.一种用于执行一步掩模开口处理的方法,包括:
在衬底上形成第一层;
在所述第一层上形成第二层;
在所述第二层中形成图案,其中所述图案包括所述第二层中具有第一临界尺寸的特征结构;
设置用于将所述第一临界尺寸减小到第二临界尺寸的目标修整量;
利用所述目标修整量和将修整量数据与可变参数相关的处理模型来确定处理流程的可变参数;以及
利用所述处理流程将所述图案从所述第二层转移到所述第一层,同时在所述第一层中获得所述特征结构的所述第二临界尺寸。
2.如权利要求1所述的方法,其中所述设置所述目标修整量的步骤包括确定所述第一临界尺寸和所述第二临界尺寸之间的差。
3.如权利要求1所述的方法,其中所述确定所述可变参数的步骤包括设置第一处理气体的量、第二处理气体的量、所述第一处理气体和所述第二处理气体的总量、室压强、或至少一个RF功率、或以上两种或多种的任意组合。
4.如权利要求3所述的方法,其中所述确定所述可变参数的步骤包括设置CF4的流率、O2的流率、室压强、对上电极施加的RF功率、对下电极施加的RF功率、或以上两种或多种的任意组合。
5.如权利要求3所述的方法,其中所述确定所述可变参数的步骤包括从所述处理模型确定所述第一处理气体的所述量,以及从所述第一处理气体的所述量与所述第一处理气体和所述第二处理气体的所述总量确定所述第二处理气体的所述量。
6.如权利要求1所述的方法,其中所述确定所述可变参数的步骤包括使用将修整量数据(y)与所述可变参数(x)相关的形式为y=(x+a)/(bx+c)的处理模型,其中a、b和c是常数。
7.如权利要求1所述的方法,其中所述形成所述第一层的步骤包括使用旋转沉积和/或气相沉积。
8.如权利要求1所述的方法,其中所述形成所述第一层的步骤包括形成有机层。
9.如权利要求1所述的方法,其中所述形成所述第二层的步骤包括使用旋转沉积和/或气相沉积。
10.如权利要求1所述的方法,其中所述形成所述第二层的步骤包括形成光敏材料层。
11.如权利要求1所述的方法,其中所述在所述第二层中形成所述图案的步骤包括使用微光刻。
12.如权利要求1所述的方法,其中所述将所述图案从所述第二层转移到所述第一层的步骤包括根据所述处理流程使用干法等离子体刻蚀。
13.如权利要求1所述的方法,其中所述将所述图案从所述第二层转移到所述第一层的步骤是经由纵向刻蚀完成的,并且所述从所述第一临界尺寸获得所述第二临界尺寸的步骤是经由横向刻蚀完成的。
14.如权利要求1所述的方法,其中所述纵向刻蚀和所述横向刻蚀同时发生。
15.如权利要求1所述的方法,还包括:
在所述转移了所述图案后,测量所述第二特征结构的所述第二临界尺寸;
将所述目标修整量与所述第一临界尺寸和所述第二临界尺寸之间的差相比较;
从所述比较结果确定偏移;
对于另一衬底设置新的目标修整量;以及
利用所述偏移调整所述新的目标修整量。
16.如权利要求15所述的方法,其中所述调整所述新的修整量的步骤包括使用滤波器。
17.如权利要求16所述的方法,其中所述使用所述滤波器的步骤包括使用形式为xnew,a=(1-λ)xnew+λy的滤波器,其中xnew,a是被调整的新的修整量,xnew是新的修整量,λ是滤波常数,y是偏移。
18.一种准备处理模型的方法,包括:
定义用于将具有第一特征尺寸的图案从衬底上的上层转移到下层的标称处理流程,其中所述标称处理流程包括至少一个可变参数和至少一个恒定参数;
通过测量所述至少一个可变参数的一个或多个值的修整量,来累积作为所述至少一个可变参数的函数的修整量数据;以及
曲线拟合作为所述至少一个可变参数的函数的所述修整量数据。
19.如权利要求18所述的方法,其中所述曲线拟合步骤包括拟合以形式为y=(x+a)/(bx+c)的表达式作为所述可变参数的函数的所述修整量数据,其中a、b和c是常数,x是至少一个可变参数,y是修整量。
20.一种刻蚀系统,包括:
处理室;
耦合到所述处理室并被配置用于支持衬底的衬底保持器;
耦合到所述处理室并被配置用于在所述处理室中形成等离子体的等离子体源;
耦合到所述处理室并被配置用于将处理气体引入到所述处理室中的气体注入系统;以及
耦合到所述处理室、所述衬底保持器、所述等离子体源、或所述气体注入系统、或其两个或多个的任意组合的控制器,其被配置用于执行处理流程以将所述衬底上上层中具有第一临界尺寸的特征结构的图案转移到下层,同时通过由处理模型设置的目标修整量将所述第一临界尺寸减小到第二临界尺寸。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101296554B (zh) * 2008-06-19 2011-01-26 友达光电股份有限公司 等离子体处理装置及其上电极板
CN102177570A (zh) * 2008-10-09 2011-09-07 美光科技公司 利用平版印刷术及间隔物形成图案的方法
CN105609415A (zh) * 2015-12-25 2016-05-25 中国科学院微电子研究所 一种刻蚀方法
CN109950140A (zh) * 2019-04-18 2019-06-28 上海华力微电子有限公司 一种自对准双层图形的形成方法
CN110325924A (zh) * 2017-02-24 2019-10-11 Asml荷兰有限公司 蚀刻偏差表征及其使用方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323417B2 (en) * 2004-09-21 2008-01-29 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US8075732B2 (en) * 2004-11-01 2011-12-13 Cymer, Inc. EUV collector debris management
US7292906B2 (en) * 2004-07-14 2007-11-06 Tokyo Electron Limited Formula-based run-to-run control
US7547504B2 (en) * 2004-09-21 2009-06-16 Molecular Imprints, Inc. Pattern reversal employing thick residual layers
US7205244B2 (en) * 2004-09-21 2007-04-17 Molecular Imprints Patterning substrates employing multi-film layers defining etch-differential interfaces
US7291285B2 (en) * 2005-05-10 2007-11-06 International Business Machines Corporation Method and system for line-dimension control of an etch process
US20070077763A1 (en) * 2005-09-30 2007-04-05 Molecular Imprints, Inc. Deposition technique to planarize a multi-layer structure
US7932181B2 (en) * 2006-06-20 2011-04-26 Lam Research Corporation Edge gas injection for critical dimension uniformity improvement
US8236700B2 (en) * 2009-08-17 2012-08-07 Tokyo Electron Limited Method for patterning an ARC layer using SF6 and a hydrocarbon gas
US8334083B2 (en) 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
WO2015031163A1 (en) * 2013-08-27 2015-03-05 Tokyo Electron Limited Method for laterally trimming a hardmask
US9159561B2 (en) 2013-12-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for overcoming broken line and photoresist scum issues in tri-layer photoresist patterning
KR102576706B1 (ko) * 2016-04-15 2023-09-08 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0394597A1 (en) * 1989-04-28 1990-10-31 International Business Machines Corporation Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns
JP3388986B2 (ja) * 1996-03-08 2003-03-24 株式会社東芝 露光用マスク及びその製造方法
US5926690A (en) 1997-05-28 1999-07-20 Advanced Micro Devices, Inc. Run-to-run control process for controlling critical dimensions
KR100881472B1 (ko) * 1999-02-04 2009-02-05 어플라이드 머티어리얼스, 인코포레이티드 소정 기판 상에 놓여져 있는 패턴화된 마스크 표면 위로 적층 구조물을 증착하기 위한 방법
US6235609B1 (en) * 2000-04-03 2001-05-22 Philips Electronics North America Corp. Method for forming isolation areas with improved isolation oxide
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US20030092281A1 (en) * 2001-11-13 2003-05-15 Chartered Semiconductors Manufactured Limited Method for organic barc and photoresist trimming process
US6858361B2 (en) * 2002-03-01 2005-02-22 David S. L. Mui Methodology for repeatable post etch CD in a production tool
US6716570B2 (en) * 2002-05-23 2004-04-06 Institute Of Microelectronics Low temperature resist trimming process
JP3639268B2 (ja) 2002-06-14 2005-04-20 株式会社日立製作所 エッチング処理方法
US6849151B2 (en) * 2002-08-07 2005-02-01 Michael S. Barnes Monitoring substrate processing by detecting reflectively diffracted light
US20050081781A1 (en) * 2003-10-17 2005-04-21 Taiwan Semiconductor Manufacturing Co. Fully dry, Si recess free process for removing high k dielectric layer
US7094613B2 (en) * 2003-10-21 2006-08-22 Applied Materials, Inc. Method for controlling accuracy and repeatability of an etch process

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101296554B (zh) * 2008-06-19 2011-01-26 友达光电股份有限公司 等离子体处理装置及其上电极板
CN102177570A (zh) * 2008-10-09 2011-09-07 美光科技公司 利用平版印刷术及间隔物形成图案的方法
CN105609415A (zh) * 2015-12-25 2016-05-25 中国科学院微电子研究所 一种刻蚀方法
CN105609415B (zh) * 2015-12-25 2018-04-03 中国科学院微电子研究所 一种刻蚀方法
CN110325924A (zh) * 2017-02-24 2019-10-11 Asml荷兰有限公司 蚀刻偏差表征及其使用方法
CN110325924B (zh) * 2017-02-24 2021-09-07 Asml荷兰有限公司 蚀刻偏差表征及其使用方法
CN113759671A (zh) * 2017-02-24 2021-12-07 Asml荷兰有限公司 蚀刻偏差表征及其使用方法
CN109950140A (zh) * 2019-04-18 2019-06-28 上海华力微电子有限公司 一种自对准双层图形的形成方法
CN109950140B (zh) * 2019-04-18 2021-11-05 上海华力微电子有限公司 一种自对准双层图形的形成方法

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